2004 Fiscal Year Annual Research Report
半導体集積回路のトランジスタレベルの回路最適化技術に関する研究
Project/Area Number |
04J11421
|
Research Institution | The University of Tokyo |
Principal Investigator |
飯塚 哲也 東京大学, 大学院・工学系研究科, 特別研究員(DC1)
|
Keywords | 半導体集積回路 / スタンダードセル / レイアウト自動生成 / 高速レイアウト生成 / 最小幅トランジスタ配置 / 充足可能性判定 / 階層化 / 非相補型回路 |
Research Abstract |
VLSIの設計に広く用いられているセルベース設計において、配置配線後の回路に対してトランジスタレベルで遅延や消費電力を最適化する手法が提案されている。最適化のフロー内ではトランジスタサイジングやセルレイアウトの再合成が繰り返し行われるため、これらの処理は高速に行われる必要がある。本研究では充足可能性判定を用いたCMOS論理セルレイアウトの階層的生成手法を提案し、セルレイアウトを高速に生成する手法を提案した。 本手法では、生成された各ブロックを配置する際に、ブロック間での拡散共有による接続を効率よく行い幅の小さい配置を得るために新たな制限を導入した。実験結果からほぼ全ての回路に対して、階層的にレイアウトを生成した場合でも、一括してレイアウトを生成した場合と同じ幅のレイアウトが生成可能であることが示された。 また、非相補型のCMOS何路にも適用可能な最小幅トランジスタ配置手法を提案した。従来までに提案されている最小幅トランジスタ配置手法は相補型のCMOS回路のみを適用範囲としており、非相補型の回路に対する最小幅トランジスタ配置手法は存在しなかった。非相補型の回路では相補型のCMOS回路と異なり、双対関係を用いてP/Nトランジスタのペアを決定することができない。本手法では配置の段階でP/Nトランジスタペアをあらかじめ決めておくのではなく、上下に配置されるP/Nトランジスタのゲート信号が接続できない箇所を最小にするという制約条件を設けることで、非相補型のCMOS回路への適用を可能とした。実験結果から、本提案手法が従来手法では適用できない非相補型の回路に対しても最小幅の配置を生成可能であることが示された。また相補型の回路に対しても従来手法よりも幅の小さい配置を生成する場合があり、実験では103種の相補型回路のうち29種において本提案手法の方が小さい幅の配置を生成した。
|
Research Products
(1 results)