2005 Fiscal Year Annual Research Report
半導体集積回路のトランジスタレベルの回路最適化技術に関する研究
Project/Area Number |
04J11421
|
Research Institution | The University of Tokyo |
Principal Investigator |
飯塚 哲也 東京大学, 大規模集積システム設計教育研究センター, 特別研究員(DC1)
|
Keywords | 半導体集積回路 / スタンダードセル / レイアウト自動生成 / 高速レイアウト生成 / 最小幅トランジスタ配置 / デコンパクション / クリティカルエリア / 歩留まり最適化 |
Research Abstract |
VLSIの設計に広く用いられているセルベース設計において、配置配線後の回路に対してトランジスタレベルで遅延や消費電力、歩留まりを最適化する手法が提案されている。最適化のフロー内ではトランジスタサイジングやセルレイアウトの再合成が繰り返し行われるため、これらの処理は高速に行われる必要がある。本研究では充足可能性判定を用いたCMOS論理セルレイアウトの階層的生成手法を提案し、セルレイアウトを高速に生成する手法を提案した。本手法では、生成された各ブロックを配置する際に、ブロック間での拡散共有による接続を効率よく行い幅の小さい配置を得るために新たな制限を導入した。実験結果からほぼ全ての回路に対して、階層的にレイアウトを生成した場合でも、一括してレイアウトを生成した場合と同じ幅のレイアウトが生成可能であることが示された。 また、非相補型のCMOS回路にも適用可能な最小幅トランジスタ配置手法を提案した。従来までに提案されている最小幅トランジスタ配置手法は相補型のCMOS回路のみを適用範囲としており、非相補型の回路に対する最小幅トランジスタ配置手法は存在しなかった。非相補型の回路では相補型のCMOS回路と異なり、双対関係を用いてP/Nトランジスタのペアを決定することができない。本手法では配置の段階でP/Nトランジスタペアをあらかじめ決定しておくのではなく、上下に配置されるP/Nトランジスタのゲート信号が接続できない箇所を最小にするという制約条件を設けることで、非相補型のCMOS回路への適用を可能とした。また、P/Nトランジスタ列が複数になるマルチハイトセル構造に対する最小幅トランジスタ配置手法を提案し、セル内のゲート接続を効率よく扱うことで非相補型回路に対してもマルチハイトのトランジスタ配置を効率よく行うことを可能とした。 VLSIの歩留まり最適化フローにおいては、歩留まりを最適化したスタンダードセルライブラリを用いることでより高い効果を得ることができる。本研究では与えられたタイミング制約内でセルレイアウトのデコンパクションを行い、セル内のクリティカルエリア面積をコストとした歩留まり最適化を行う手法を提案した。本手法により、必要に応じた性能と歩留まりを持つセルを元々のレイアウトから自動的に生成することが可能となり、歩留まりを最適化したセルライブラリの構築のための一手法を提供することができることを示した。
|
Research Products
(2 results)