2006 Fiscal Year Annual Research Report
処理性能向上と低消費電力化を両立するマイクロプロセッサの命令実行方式に関する研究
Project/Area Number |
05J06549
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Research Institution | Kyushu Institute of Technology |
Principal Investigator |
千代延 昭宏 九州工業大学, 情報工学研究科, 特別研究員(DC2)
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Keywords | マイクロプロセッサ / クリティカルパス / キャッシュメモリ / 省電力化 |
Research Abstract |
プロセッサ中で実行される命令には、プログラムの実行時間を決定するクリティカルパス(Critical Path : CP)上の命令と実行時間を決定しないCP上にない命令が存在する。本研究では、プロセッサで実行される命令のCP情報に着目し、高い処理性能と低消費電力を両立させたプロセッサを実現することを目的に研究を行っている。本研究では、従来のプロセッサが持つ複数の高速で高消費電力な演算器の一部を低速・低消費電力な演算器に置き換える。CP上の命令かどうかによってこれらの不均質な演算器を使い分けることで、本研究の目的を達成する。 今年度は、キャッシュミス中に実行される命令をCP上にない命令とみなしてスケジューリングを行う動的演算器ゲーティングについて得られた知見をジャーナル論文として発表した。また、CP予測器の予測精度改善とプロセッサ内で多くの電力を消費するキャッシュメモリの省電力化について検討を行った。 CP予測器の予測精度改善については、省電力アーキテクチャの有効性とCP予測器の予測精度を定量的に評価するため、プログラムのトレース情報を用いて評価を行った。その結果、正確なCP情報を用いて命令をスケジューリングすると検討しているアーキテクチャは省電力化と処理性能維持を両立できることを明らかにすることができた。また、分岐予測ミスした分岐命令をCP上の命令、キャッシュミス中に実行された命令をCP上にない命令とする新しいCP予測器の更新情報を用いた場合、CP予測器の予測精度を74.2%まで改善することができた。以上の研究成果は情報処理学会研究報告会で発表されている。 キャッシュメモリの省電力化手法については、動的・静的消費電力を削減するキャッシュアーキテクチャを検討した。検討したキャッシュアーキテクチャは、データの重要度を利用して高速だが高消費電力な領域と低速だが省電力な領域にデータを配置する。これらの領域に対し、すべての領域のタグと高速な領域のデータを同時に読み出し、その後低速な領域のデータを読み出すアクセス方法でアクセスを行わせた。評価の結果、データの重要度決定には時間的局所性を用いる方が良いこと、すべての領域が高速なL1,L2キャッシュメモリの場合と比較して、平均で約10%の処理性能低下で約14%の省電力化を達成できることが分かった。以上の研究成果はジャーナル論文として発表されている。 前年度までに行った研究と上記の研究成果を利用することにより、高い処理性能と省電力化を両立するプロセッサの実現が可能となる。また、これまでに得られた研究成果は博士論文としてまとめられている。
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Research Products
(20 results)