2005 Fiscal Year Annual Research Report
インダクタンス結合無線超配線によるLSIチップ間広帯域通信
Project/Area Number |
05J08140
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Research Institution | Keio University |
Principal Investigator |
三浦 典之 慶應義塾大学, 理工学研究科, 特別研究員(DC1)
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Keywords | LSIチップ間通信 / システム・イン・パッケージ / インダクタンス結合 / 無線通信 / CMOS回路 / 三次元積層LSIチップ |
Research Abstract |
インダクタンス結合無線超配線において通信路となるオンチップインダクタの電磁界解析手法および等価回路モデルを提案し,送受信回路を含めたインタフェース全体の統合設計理論を構築した(JSSC 40巻4号にて発表). 理論を基に,195個のインタフェースを50μmピッチで配列した195Gb/s 1.2Wのインタフェースを0.25μm CMOSプロセスで開発し,実証チップにより性能を評価した.インタフェースは送信電力制御機能を有し,消費電力を最適化しながら4層積層LSIチップ間で195Gb/sのデータ通信が可能である.同機能と2相TDMA制御により隣接チャネル間のクロストークを低減し,50μmの狭ピッチを達成した.この性能はISSCC 2005で発表されたSonyのマイクロバンプインタフェースを上回る性能である(電子情報通信学会技報 105巻96号,JSSC 41巻1号にて発表). さらに,1024個の送受信インタフェースを30μmピッチで配列した1Tb/s 3Wのインタフェースを0.18μm CMOSプロセスで開発し,実証チップにより性能を評価した.インタフェースはデータだけでなく1GHzクロックも伝送可能で,外部からのクロック供給を必要としない.各インタフェースは1Gb/s/channelでデータ伝送を行なう.通信方式としてBi-Phase Modulationを採用し,ノイズ耐性を高めることによって,消費電力を3mW/channelまで低減した.ビット誤り率は10^<-14>以下であるので,通信の信頼性は有線並みに高い.また,TDMAの相数を2相から4相に増やすことによって,クロストークを低減し,チャネルピッチを30μmにまで短縮した.この性能は過去ISSCCで発表されたインタフェースの中で,最も高速で,最も消費電力が低く,最も面積が小さい(IEEE ISSCC 2006にて発表).
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Research Products
(4 results)