2006 Fiscal Year Annual Research Report
歪および歪緩和シリコン系結晶成長と歪高速デバイスの作製と評価
Project/Area Number |
05J08561
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Research Institution | Tokyo Institute of Technology |
Principal Investigator |
石原 英恵 東京工業大学, 大学院理工学研究科, 特別研究員(DC1)
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Keywords | 歪チャネル / Si1-yCy / 歪緩和 / 分子線エピタキシー / SOI(Si-on-Insulator)基板 |
Research Abstract |
シリコントランジスタの微細化の限界を打破する技術の一つに歪チャネル技術がある。広く研究されている歪Si/SiGe構造では、SiGeの熱伝導率などの問題が存在している。そこで本研究ではIV族系混晶半導体であるSi_<1-y>C_yに着目し、歪Si/Si_<1-y>C_y構造を提案している。この構造では従来の歪Si/SiGeにおける歪Siとは逆方向に歪が生じるため、成長方向の移動度が上昇すると考えられる。このことから、チャネルが縦方向である縦型トランジスタへの応用が可能となり、歪チャネルと縦型トランジスタという二つの技術を組み合わせることでより一層の性能向上が期待できる。前年度に、この構造の実現へ向けて重要である歪緩和Si_<1-y>C_y膜に関する研究に着手した結果、緩和膜の高品質化が必要であることが明らかとなった。 平成18年度は、緩和膜の高品質化に向け、ステップ濃度バッファ層とSOI(Si-on-lnsulator)基板を用いる方法を試した。膜の成長にはガスソース分子線エピタキシー法を用いた。前年度までの結果により、Si基板上に固定組成(C濃度:1%)を有する膜厚1000nmの緩和Si_<1-y>C_y膜を作製すると、歪緩和率は10%程度であり、表面ラフネスが30nmと非常に荒れた表面を有した。これに対して、ステップ濃度バッファ層を用いると、緩和率が75%まで上昇した。しかし、表面は荒れており、良質な歪Siの成長を妨げることが分かった。一方、SOI基板を用いると、緩和率は55%でありSi基板に比べて上昇しているのにも関わらず、表面ラフネスは10nmと小さくなった。これはSiとSiO_2のせん断係数の違いと薄いSOI層による効果であると考えられる。以上の結果から、SOI基板が緩和Si_<1-y>C_y膜の作製に有効な手法であるとの指針を得た。
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Research Products
(2 results)