2006 Fiscal Year Annual Research Report
チップ内ネットワークにおけるIPコア間通信のルーティング方式
Project/Area Number |
06J06033
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Research Institution | Keio University |
Principal Investigator |
松谷 宏紀 慶應義塾大学, 大学院理工学研究科, 特別研究員(DC1)
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Keywords | Network-on-Chip (NoC) / 結合網 / ルーティング / トポロジ / VLSI |
Research Abstract |
今年度は大きく分けて以下の4点の研究を行った. 1.「オンチップトーラス網における仮想チャネルフリーなマッピング手法」 チップ内ネットワーク(Network-on-Chip, NoC)ではルータのハードウェア量を必要最低限に抑える必要があり,ルータのパイプライン構造を複雑化させる仮想チャネル機構はルータを小規模化する上でのネックとなる.そこで,本研究では,アプリケーションのタスクマッピングを工夫することで,トーラスで次元順ルーティングを用いるルータから仮想チャネル機構を完全に取り除く方法を提案した. 2.「オンチップトーラス網における仮想チャネルフリールーティング」 本研究では,より柔軟性の高いルーティングアルゴリズムの工夫によって上記1.の問題を解決した. 3.「チップ内ネットワークにおけるFat H-Treeトポロジの性能,面積,電力評価」 NoCで用いられるネットワークトポロジとして,メッシュやトーラスに加え,H-TreeやFat Treeなどの単純なツリーが代表的である.一方,我々はFat H-Treeと呼ばれるトポロジを提案しており,高々2本のH-Treeを組み合わせるだけでメッシュを上回る性能を実現している.本研究ではFat H-Treeトポロジを性能,面積,エネルギー効率の点で評価した. 4.「3次元IC向けFat H-Treeトポロジの3次元レイアウト」 近年,チップの3次元実装が注目されている.複数枚のウェハまたはダイを垂直方向に重ね合わせることで個々のチップサイズを小型化できるため,実装面積や配線長の削減が期待されている.本研究では,Fat TreeおよびFat H-Treeトポロジを3次元NoC向けに効率的にレイアウトする方法を提案し,チップ面積,配線量,配線遅延,リピータ数,消費電力について同サイズの2次元レイアウトと比較した.
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Research Products
(8 results)