2007 Fiscal Year Annual Research Report
チップ内ネットワークにおけるIPコア間通信のルーティング方式
Project/Area Number |
06J06033
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Research Institution | Keio University |
Principal Investigator |
松谷 宏紀 Keio University, 大学院・理工学研究科, 特別研究員(DC1)
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Keywords | Network-on-Chip(NoC) / 結合網 / 省電力 / ルータ / VLSI |
Research Abstract |
今年度は大きく分けて以下の3点の研究を行った。 1. 「チップ内ネットワークにおけるFat H-Treeトポロジに関する研究」 チップ内のコアとコアを接続するチップ内ネットワークでは、ハードウェア量が少なくスループット性能の高いネットワークが求められる。我々はFat H-Treeと呼ばれる低コストなトポロジを提案しており、前年度は、Fat H-Treeが既存のFat Treeより面積性能比が良いことを示した。今年度はこれまでの研究成果をまとめ、論文誌を執筆した。 2. 「クロスバ接続による3次元IC向けの多層型ネットワークトポロジ」 複数枚のウェハまたはダイを垂直方向に重ね合わせた構造を持つ3次元ICは、チップサイズを縮小し、配線遅延を削減できると期待されている。ところが、3次元IC向けのチップ内ネットワークトポロジについては、メッシュを除き、ほとんど検討されていない。そこで、本研究では、任意の平面トポロジを、垂直クロスバを用いて積層できる柔軟性の高い3次元トポロジを提案し、柔軟性を備えつつ既存のトポロジと同程度の面積効率があることを示した。 3. 「オンチップルータにおけるチャネルの走行時パワーゲーティング」 チップ内ネットワークの省電力化のため、ルータ回路のうち、パケットが来ていないチャネルへの電力供給を動作時に動的に止める。ところが、スリープ中のチャネルを再度使用するためにはウェイクアップ遅延がかかってしまい、性能が悪化する。そこで、本研究ではlook-aheadルーティングを応用し、あるルータのチャネルが将来使われるかどうかの判断を2ホップ手前のルータで行うことで、ウェイクアップ遅延の隠蔽に成功した。また、さらに細かい単位のパワーゲーティングとして、仮想チャネル単位の走行時パワーゲーティングについても検討し、有効性を示した。
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Research Products
(10 results)