2008 Fiscal Year Annual Research Report
移動度劣化のない高誘電率ゲート絶縁膜MOSFETの作製および移動度の解析
Project/Area Number |
08J09292
|
Research Institution | Tokyo Institute of Technology |
Principal Investigator |
川那子 高暢 Tokyo Institute of Technology, 大学院・総合理工学研究科, 特別研究員(DC1)
|
Keywords | MOSFET / 移動度 / High-k |
Research Abstract |
本研究の目的はHigh-k/Si直接形成とキャリア移動度低下抑制を可能とするHigh-kゲートスタック構造を実験的に検証することである。広く研究されているHf系材料は、移動度低下抑制のためSiO2界面層を挿入しているが、SiO2界面層が微細化の下限界を引き上げてしまう。またHf系材料の場合、絶縁膜堆積後の熱処理によってSiO2界面層が成長してしまいSiO2等価換算膜厚(EOT)が増加してしまう。これまでに我々はLa2O3という材料をゲート絶縁膜に用いることで、SiO2界面層のないHigh-k/Si直接形成が可能であることを実験的に見出した。我々は、まず、La2O3/Si直接形成の界面特性を評価しキャリア移動度にどのような影響が生じるかを実験的に検証する事を試みた。界面特性の指標となる界面準位をチャージポンピング法によって測定すると、Dit=2〜5x10^<11>[cm^<-2>eV^<-1>]程度であることがわかった。従来のSiO2/Si界面に比べると一桁ほど大きいが、他の文献値と比較すると比較的低い値である。物理分析の結果から熱処理後、La2O3はシリコン基板との反応によってLa-シリケートになる事が明らかになった。したがってLa-シリケート/Si界面は比較的良好な特性を示すことがわかった。測定から得られた界面準位、Dit=2〜5x10^<11>[cm^<-2>eV^<1>]がキャリア移動度にどの程度影響を及ぼすかという問題に取り組んだ。界面準位によるキャリア移動度低下量を見積もるために作製したMOSFETに電気的ストレスを印加し意図的に界面準位を増加させた。意図的に増加させた界面準位の量は2x10^<11>[cm^<-2>eV^<-1>]である。ストレス印加前後のキャリア移動度を比較すると、界面準位や固定電荷によるクーロン散乱が支配的な低実効電界領域では、2x10^<11>[cm^<-2>eV^<-1>]の界面準位に起因するキャリア移動度低下量は約30%程度であることがわかった。したがってHigh-k/Si直接形成の場合でも、低実効電界領域のキャリア移動度低下は主に膜中の固定電荷による影響が大きいことがわかった。
|
Research Products
(2 results)