2009 Fiscal Year Annual Research Report
周期比較器を用いた全ディジタル位相同期回路の設計・実装
Project/Area Number |
09J02102
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Research Institution | Hokkaido University |
Principal Investigator |
牧原 幸伸 Hokkaido University, 情報科学研究科, 特別研究員(DC2)
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Keywords | 位相同期回路 / システムオンチップ / クロック / ディジタル化 |
Research Abstract |
本研究では実際にチップ上で回路として動作する全ディジタル位相同期回路を実装すること、その性能を向上させ実用レベルにまで引き上げる事を目的とする。具体的にはモバイル用システムオンチップ上クロック生成回路、90nmプロセス、電源電圧1V、対応周波数700MHz-300MHzを満足するような位相同期回路を想定し、設計・試作・評価を行う。十分な低雑音性能や高速なロック時間(0.1ms程度)、省チップ面積(0.2mm四方)を目指す。 当該年度での成果として、新しいアーキテクチャの全ディジタル位相同期回路を提案・設計し、従来では回路全体の特性などを支配し、面積的にも大きな部分を占めていたアナログ・ループ・フィルタの簡素化およびディジタル化を行った。チップ上における回路面積の削減(五割程度)、低コスト化を実現し、更に柔軟な設計を可能とすることができ、高速な動作(ロック時間をマイクロ秒オーダーまで縮め一桁以上の改善)を獲得した。また、250nmプロセスを用いた試作・測定によって性能評価を行った。チップの作成プロセスが異なるため、研究目標との単純な比較は難しいが、90nmプロセスを用いる事で十分に目標とする性能を確保できる見通しと、主目的である新規アーキテクチャの動作確認をすることができた。 さらに、位相同期回路中の発振器部分に由来する雑音が位相同期回路全体に及ぼす影響に関して、回路要素毎のモデル化による数式的な解析を行った。提案する新しいアーキテクチャでは、発振器由来の雑音に対しては、従来と比べ非常に強い耐性を持っていることが判った。
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Research Products
(3 results)