2009 Fiscal Year Annual Research Report
Project/Area Number |
09J09408
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Research Institution | Tokyo Institute of Technology |
Research Fellow |
上薗 巧 Tokyo Institute of Technology, 大学院・総合理工学研究科, 特別研究員(DC2)
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Keywords | シリコン集積回路 / 電源電圧降下 / プロセスばらつき / 電源電圧測定 / 適応的電圧補正 / LSIテスト / 電源品質 |
Research Abstract |
集積回路の微細化により様々な恩恵を受けてきた一方、電力密度の増加や消費電力削減のための低電圧化により、電源・信号品質の劣化などの問題が顕在化し始めている。微細化による性能向上の恩恵を今後も享受するには、これらの問題を回路設計においても解決することが必要である。本研究では電源品質の適応的な確保による回路性能の保証を目的とする。 電源網のモデル化のための電源電圧測定回路に関して検討した。電源電圧降下はチップ内の様々な場所で起こるため、デジタル回路に組み込め且つ小面積である必要がある。標準論理セルのみを用いた電圧測定回路として、Time-slicing ring oscillator(TSRO)を提案し、TSROの周期から電圧波形を再現する方法についても提案した。90nm CMOSデバイスモデルを用いたシミュレーションでは、-1dBのバンド幅が15.7GHz、時間分解能は131psであった。チップ試作を行い測定により回路機能を確認した。チップ内に複数のTSROを配置し、チップ内の電圧降下の空間的広がりを測定可能であることを確認した。 電源網の品質が問題となる事例の1つとしてLSIテスト時の電圧降下が挙げられる。一般的にテストを効率的に行うためになるべく多くのFlip-Flop(FF)の値を反転させるが、通常動作時よりも多くのFFが反転し多くの電流を流すため、予想以上の電圧降下が起こることがある。また、その時の電源電圧降下量はプロセスばらつきにも依存する。テストの品質を向上させるためにはテスト時の適応的な電源電圧補正が必要となる。プロセスパラメータを取得する回路について検討した。回路内のタイミング余裕のあるパスに付加的な遅延を挿入し、新たなパス遅延とクロック周期との関係からチップ性能を見積もる。シミュレーションにより、150パスに付加遅延を挿入することで、10mVの精度を実現できた。
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Research Products
(1 results)