2009 Fiscal Year Annual Research Report
遅延変動に耐性を有する集積回路の高位合成に関する研究
Project/Area Number |
09J10470
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Research Institution | Japan Advanced Institute of Science and Technology |
Principal Investigator |
井上 恵介 Japan Advanced Institute of Science and Technology, 情報科学研究科, 特別研究員(DC2)
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Keywords | 集積回路 / 高位合成 / 遅延変動耐性 |
Research Abstract |
データパス回路に構造的遅延変動耐性を持たせるためのレジスタ割り当てにおける問題点は,レジスタ数が増加する傾向があることであることから,レジスタ数最小化問題を定式化した.レジスタごとのビット間の遅延変動が十分小さく,レジスタ間に書き込み時刻の順序関係が定義できるという前提の下での構造的遅延変動耐性におけるレジスタ数最小化問題の計算複雑度は判明していなかった.この問題の解決を最初の課題とした.この課題に対して,データフローグラフを無閉路有向グラフに限定しても,レジスタ数最小化問題はNP困難であることを示した.この問題がNP困難であるという結果は,この問題を解く効率的なアルゴリズムの構成が本質的に難しいことを意味している.そこで,この問題の一解法として整数計画問題としての定式化を提案した.提案手法をいくつかのベンチマーク回路に対して適用し,その有効性を評価した.また,研究の過程において遅延ばらつきの下でホールド条件を満たすためのその他の手法としてレジスタ間の最小パス遅延を増加させる手法(最小遅延補正)が考えられることが判明した.最小遅延補正を導入してホールド条件を満たす設計手法を確立することを次の課題とした.この課題に対して.最小遅延補正手法に基づくレジスタ転送レベル設計条件を導出した.最小遅延補正は演算器の非クリティカルパスに遅延素子(バッファ等)を挿入することで実現されるが,遅延素子の挿入は回路面積の増加や消費電力の増加をもたらすため,最小遅延補正を施す演算器の数を最小化する必要がある.そこで,この問題を最小遅延補正演算器数最小化問題として定式化した.この問題の計算複雑度がデータフローグラフを無閉路有向グラフに限定してもNP困難であることを示し,整数計画問題として定式化する解法を提案した.提案解法をいくつかのベンチマーク回路に対して適用し,その有効性を評価した.
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Research Products
(11 results)