1999 Fiscal Year Annual Research Report
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10650331
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| Research Institution | Chiba University |
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Principal Investigator |
伊藤 秀男 千葉大学, 工学部, 教授 (90042647)
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| Co-Investigator(Kenkyū-buntansha) |
大豆生田 利章 千葉大学, 工学部, 助手 (60272340)
金子 敬一 東京農工大学, 工学部, 助教授 (20194904)
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| Keywords | フォールトトレランス / VLSIチップ / 2次キャッシュ / 2重バス / 多重系動作 / 欠陥回避 / 故障検査 / 誤り回復 |
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| Research Abstract |
平成11年度は,(1)基本アーキテクチャの詳細化,(2)従来の研究手法の整理,(3)新手法の考案,(4)シミュレータプログラムの作成,(5)評価プログラムの作成を目的とした.
(1)基本アーキテクチャの詳細化については,本研究で設計対象にしているMSIMD型階層並列計算機について,多段構造キャッシュメモリと2重バス構造を検討した.多段構造キャッシュは,個々のMPUがもつ1次キャッシュとは別に,複数個のMPUが共通にアクセスする2次キャッシュをもつ構造である.現在はまだ方式の提案であるが,今後性能評価を行いたい.2重バス構造は,MPU-LPU間の接続の構造を2重バスとするものである.概略的な性能評価実験によれば,単一バスに比較して約16%の性能向上が図れそうである.
(2)従来の研究手法の整理については,本や文献を参考にして検討した.
(3) 新手法の考案では,設計チップ上で2重動作と3重動作の方式を定め,性能面で両者を比較評価した.その結果,再試行や誤り回復時間の制限が厳しい場合などは3重動作が有利であるが,一般には2重動作が有利となることを明らかにした.また本研究の基礎研究として,チップ製造後の欠陥回避設計法としてFPGAをチップ内部へ組み込む手法も考えられ,その場合でのFPGA自体の欠陥回避設計法や故障検査容易な論理設計法を考案した.更に,順序回路の固定縮退故障や遅延故障検出の新手法も考案した.(11.研究発表参照)
(4) シミュレータプログラムの作成,および(5)評価プログラムの作成では,上記の(1)と(3)の方式を評価するためのプログラムとして部分的に作成し,評価に用いた.
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[Publications] 金子 敬一: "階層型ハイパキューブ相互結合網におけるルーティングアルゴリズム"電子情報通信学会フォールトトレラントシステム研究会資料. FTS99-44. 1-8 (1999)
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[Publications] Abderrahim Doumar: "Defect and Fault-Tolerant FPGAs by shifting the Configuration Data"Int. Symposium on DFT'99 (Albuquerque). 377-385 (1999)
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[Publications] Abderrahim Doumar: "Testing the Logic Cells and Interconnect Resources for FPGAs"IEEE Eighth Asian Test Symposium (Shanghai). 369-374 (1999)
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[Publications] 内山 啓介: "出力線付加による順序回路のUIO系列生成とテスト"電子情報通信学会フォールトトレラントシステム研究会資料. FTS99-82. 55-62 (2000)
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[Publications] 小林 芳樹: "セット・リセット回路付加による順序回路の遅延故障テスト容易化設計"電子情報通信学会機能集積情報システム研究会資料. FIIS 2000,No.67. 1-8 (2000)
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[Publications] 佐藤 貴: "汎用並列計算機の多重系高信頼動作"電子情報通信学会機能集積情報システム研究会資料. FIIS 2000,No.68. 1-8 (2000)
