大強度衝突型加速器実験用シリコン・ストリップ検出器信号読み出しLSIの開発

2000 Fiscal Year Annual Research Report

• Project/Area Number: 12440059
• Research Institution: The University of Tokyo
• Principal Investigator: 田島 宏康 東京大学, 素粒子物理国際研究センター, 助手 (80222107)
• Co-Investigator(Kenkyū-buntansha): 田中 真伸 高エネルギー加速器研究機構, 素粒子原子核研究所, 助手 (00222117)
• Keywords: 素粒子 / CP violation / B中間子 / 高エネルギー物理 / 小林・益川理論 / 半導体検出器 / シリコン検出器 / 放射線損傷

Research Abstract

本研究は、シリコン検出器用信号読み出しVLSIの放射線耐性の向上、トリガー機能を持たせること、暗電流補償回路を実現することを目的とする。本年度は主に基礎データ収集・回路設計・回路検証を行った。放射線耐性に関しては、ゲート酸化膜を薄くしたMOS-FETサンプルを放射線照射し基礎データの変化を測定し、放射線耐性の向上を確認した。また、瞬時の大量の放射線によってLSIが破壊されるラッチアップの現象に注目し、その対策を検討した。MOS-FETをガードリングで囲う構造を検討したが、設計に時間がかかる上、回路規模が大きくなるため採用しなかった。ラッチアップは、MOS-FETの下の基板部分の抵抗を低くするか無限大にすることで避けられることがわかっている。SOI基板では、MOS-FETの下は絶縁体の酸化シリコンなので、抵抗は無限大であるためラッチアップは原理的に起きない。しかしSOI基板は入手眼困難である上、FETを再設計する必要がある。それに対してエピタキシャル成長させた基板では、MOS-FETの下の基板部分の抵抗は低くラッチアップの耐性を向上させることができる。また、エピタキシャル成長させた基板でLSIを製作することは、特別な再設計を必要としないため、エピタキシャル成長させた基板を用いることでラッチアップ対策をとることにした。瞬時の大量の放射線では、ディジタル回路での保持している値が反転してしまう現象も問題となる。これに対しては、エラー補正回路を導入し対策をとった。
トリガー回路に関しては、shaping time・trigger bit数・pulse幅の最適化を行った。またトリガー回路導入に伴い信号用パッドの数が増えすぎたため、バイアス電圧・電流生成回路を内蔵することによって、今まで外部からバイアス電圧・電流を供給してきたパッドを省略することでパッドの数を実用可能な数まで減らした。
暗電流補償回路に関しては、試作品を製作し実際のシリコン検出器に接続しその性能を確認した。また、放射線を照射し、照射後の暗電流増加にも対応できることを検証した。