2001 Fiscal Year Annual Research Report

ディープサブミクロン高集積高性能VLSIレイアウト自動設計システムの開発

Research Project

Project/Area Number	12555097
Research Institution	HIROSHIMA UNIVERSITY
Principal Investigator	小出哲士広島大学, ナノデバイス・システム研究センター, 助教授 (30243596)
Co-Investigator(Kenkyū-buntansha)	北川章夫金沢大学, 工学部, 助教授 (10214785) 若林真一広島大学, 大学院・工学研究科, 助教授 (50210860)
Keywords	ディープサブミクロン / VLSI / ULSI CAD / レイアウト設計 / フロアプランニング / 配置・配線設計 / 遺伝的アルゴリズム / パフォーマンスドリブン / シミュレーティドアニーリング
Research Abstract	1.階層的バッファブロックプランニング手法チップをグローバルビンに分割し,タイミングを考慮したバッファブロックプランニング(BP)を階層的に行う手法を提案した.複数の2端子ネットに対するBP問題を最小コストフロー問題として解くことで概略的なBPを行い,その後各グローバルビンの詳細なBPを行なう.提案手法では,3端子以上のネットに対するバッファ位置はネットをあらかじめ2端子ネットに変換することで決定する. 2.アメーバモデルに基づくタイミングドリブン配置手法提案手法ではまずレジスタに着目してセルをクラスタリングする.次にクラスタをチップ上のグローバルビンにSAを用いて概略配置を行う.各クラスタは連結した複数のグローバルビンに配置され,クラスタの配置形状は任意とする(アメーバモデル).提案手法ではクラスタの配置形状が矩形に制約されないため,タイミング制約を満たした質の高いレイアウトを得ることができる.詳細配置ではクラスタをセルに分解し,タイミング制約を考慮しながら各セルをセル行に割り当てる. 3.メタヒューリスティックに基づく概略配線を考慮したフロアプランニング手法提案手法は処理を3段階に分け,各段階でフロアプランの評価関数を変えることで,質のよい解を高速に求める.バッファ挿入と配線幅調整を考慮した概略配線をテーブル検索により高速に行う.また,解探索手法としてSAやタブサーチの2種類のメタヒューリスティック手法を用いている. 4.配線幅調整とバッファ挿入を考慮した概略配線手法遺伝的アルゴリズムに基づく配線幅とバッファ挿入を考慮した直交スタイナ木生成手法を提案した.提案手法では,得られた個体に対する評価値計算において,個体から得られるトポロジ情報に基づいて配線幅調整とバッファ挿入を考慮した実際のスタイナ木を生成する.

Research Products

(6 results)

All Other

All Publications (6 results)

[Publications] S.Nakaya: "A performance-driven floorplanning method with precise area and interconnect delay estimation with wire sizing and buffer insertion"Proc.of the Tenth Workshop on Synthesis And System Integration of MIxed Technologies (SASIMI 2001). 226-233 (2001)
[Publications] S.Wakabayashi: "A genetic algorithm for generating a Steiner tree with wire sizing and buffer inserion"Proc.2001 Genetic and Evolutionary Computation Conference. 1431-1438 (2001)
[Publications] 中矢真吾: "概略配線を考慮したフロアプランニングに対するメタヒューリスティック手法"情報処理学会DAシンポジウム2001論文集. 169-174 (2001)
[Publications] 大佐古昌和: "ULSIフロアプランニングにおける階層的バッファブロックプランニング手法"電子情報通信学会コンピュータシステム研究会技術研究報告. CPSY2001-64・101. 19-24 (2001)
[Publications] 岩内宣之: "クラスタリングと新しい配置モデルに基づくタイミングドリブンスタンダードセル配置手法"電子情報通信学会コンピュータシステム研究会技術研究報告. CPSY2001-64・101. 25-30 (2001)
[Publications] 中矢真吾: "適応的遺伝的アルゴリズムに基づくVLSIフロアプランニングの一手法"情報処理学会論文誌. Vol.43・No.5(印刷中). (2002)

2001 Fiscal Year Annual Research Report

ディープサブミクロン高集積高性能VLSIレイアウト自動設計システムの開発

Principal Investigator

小出 哲士 広島大学, ナノデバイス・システム研究センター, 助教授 (30243596)

Research Products

[Publications] S.Nakaya: "A performance-driven floorplanning method with precise area and interconnect delay estimation with wire sizing and buffer insertion"Proc.of the Tenth Workshop on Synthesis And System Integration of MIxed Technologies (SASIMI 2001). 226-233 (2001)

[Publications] S.Wakabayashi: "A genetic algorithm for generating a Steiner tree with wire sizing and buffer inserion"Proc.2001 Genetic and Evolutionary Computation Conference. 1431-1438 (2001)

[Publications] 中矢 真吾: "概略配線を考慮したフロアプランニングに対するメタヒューリスティック手法"情報処理学会DAシンポジウム2001論文集. 169-174 (2001)

[Publications] 大佐古 昌和: "ULSIフロアプランニングにおける階層的バッファブロックプランニング手法"電子情報通信学会コンピュータシステム研究会技術研究報告. CPSY2001-64・101. 19-24 (2001)

[Publications] 岩内 宣之: "クラスタリングと新しい配置モデルに基づくタイミングドリブンスタンダードセル配置手法"電子情報通信学会コンピュータシステム研究会技術研究報告. CPSY2001-64・101. 25-30 (2001)

[Publications] 中矢 真吾: "適応的遺伝的アルゴリズムに基づくVLSIフロアプランニングの一手法"情報処理学会論文誌. Vol.43・No.5(印刷中). (2002)

小出哲士広島大学, ナノデバイス・システム研究センター, 助教授 (30243596)

[Publications] 中矢真吾: "概略配線を考慮したフロアプランニングに対するメタヒューリスティック手法"情報処理学会DAシンポジウム2001論文集. 169-174 (2001)

[Publications] 大佐古昌和: "ULSIフロアプランニングにおける階層的バッファブロックプランニング手法"電子情報通信学会コンピュータシステム研究会技術研究報告. CPSY2001-64・101. 19-24 (2001)

[Publications] 岩内宣之: "クラスタリングと新しい配置モデルに基づくタイミングドリブンスタンダードセル配置手法"電子情報通信学会コンピュータシステム研究会技術研究報告. CPSY2001-64・101. 25-30 (2001)

[Publications] 中矢真吾: "適応的遺伝的アルゴリズムに基づくVLSIフロアプランニングの一手法"情報処理学会論文誌. Vol.43・No.5(印刷中). (2002)