高移動度チャネルMOSFETのキャリア輸送と素子構造に関する理論的研究

2012 Fiscal Year Annual Research Report

• Project/Area Number: 12F02063
• Research Institution: The University of Tokyo
• Principal Investigator: 高木 信一 東京大学, 大学院・工学系研究科, 教授
• Co-Investigator(Kenkyū-buntansha): KHAIRUL Alam 東京大学, 大学院・工学系研究科, 外国人特別研究員
• Keywords: デバイスシミュレーション / 極薄ボディMOSFET / バリスティック輸送 / III-V MOSFET / GaAs / 面方位 / バレー構造 / 量子閉じ込め効果

Research Abstract

LSIの高性能化を支えているsicMosの高駆動力化を実現する手段として、MOSチャネルの高移動度化技術が、近年注目を集めている。特に、20nm以降の世代では、新しいチャネル材料、具体的には、GaAs、InGaAs、InPなどに代表されるようなIII-V族化合物半導体、GeやひずみGeなどが必要になると考えられている。これらの高移動度チャネル材料MOSFETを実用化する上での最大の課題は、各チャネル材料のナノ物性に立脚した最適なデバイス構造と明確化とデバイス評価解析技術の確立である。極薄チャネル構造あるいは量子井戸構造などのナノオーダーでの量子閉じ込め効果、ひずみの印加や面方位などによるサブバンド構造のエンジニアリングを通じて、チャネル構造の最適化を行う必要がある。本研究課題では、この目的に対して、理論計算により、その知見を深めた。
具体的には、上記半導体のバンド構造を計算するため、Matlabをシミュレータとして用いて、sp3s*d5軌道をベースとする強束縛モデルによるシミュレーションを構築し、極薄膜のSi,GeおよびIII-V族化合物半導体MOSFETのデバイス特性の理論計算を行った。特に、今年度は、Lバレー電子による高電流駆動力動作の可能性を明らかにするために、(111)面GaAs MOSFETの素子特性を、GaAs膜厚を変化させながら評価し、電流駆動力が3nm近傍のGaAs膜厚で最大になることを初めて見出すと共に、その物理的機構を明らかにした。
本成果は、国際会議international workshop on computational electronics(IWCE)に論文投稿して採択され、2013年6月に口頭発表の予定である。

Current Status of Research Progress

1: Research has progressed more than it was originally planned.

Reason

本研究の遂行に当たって、バンド構造を正確に組み込んだ理論計算の枠組みを構築する必要がある。8月の来日以降、極めて短期間の内に、このシミュレータのコーディングと物理モデルの組み込みを行い、シミュレーションを行うことうことを可能にすると共に、現在国際的にも大きな関心時となっているIII-V族半導体を用いたMOSFETの性能予測に関して、(111)面GaAsを利用する方法の有用性とその物理的機構を明らかにし、学会投稿を果たしている。

Strategy for Future Research Activity

今後は、以下の点など関して、種々の半導体材料に対して、理論計算と物理解析を系統的に進め、有効なサブバンド構造エンジニアリング手法を提案していく。
-チャネル面方位がサブバンド構造・電流-電圧特性へ与える影響の明確化
-III-V膜厚がサブバンド構造・有効質量に与える効果の明確化
-III-V族材料系の違いによる影響の明確化
-ひずみがサブバンド構造・電流-電圧特性へ与える影響の明確化