グローバル・デバイス・インテグレーション技術の創製

2003 Fiscal Year Annual Research Report

• Project/Area Number: 13025219
• Research Institution: Tokyo Institute of Technology
• Principal Investigator: 岩井 洋 東京工業大学, フロンティア創造共同研究センター, 教授 (40313358)
• Co-Investigator(Kenkyū-buntansha): 大見 俊一郎 東京工業大学, 大学院・総合理工学研究科, 助教授 (30282859)
• Keywords: CMOS / LSI / MBE / 高誘電率 / ゲート絶縁膜 / プラズマドーピング / 拡散層 / レーザーアニール

Research Abstract

本研究では、グローバルデバイスインテグレーション技術において重要である、高誘電率希土類酸化物薄膜のゲート絶縁膜への応用及びプラズマドーピング法による極浅接合形成に関する検討を行った。
まず、希土類酸化物薄膜のゲート絶縁膜応用を目的として、Si(100)基板上にMBE法を用いて希土類酸化物薄膜を堆積し、アニール条件、表面処理手法、耐湿性、リーク電流機構などの検討を行った。材料としては、La_2O_3が希土類酸化物の中で最も良好な薄膜特性を示すことを明らかにし、堆積温度250℃、アニール温度400℃の形成条件を用いることにより、SIO_2換算膜厚1nm程度でSiO_2よりも3桁以上低いリーク電流値を実現した。また、La_2O_3薄膜をゲート絶縁膜に用いたnチャネルMOSFETを作製し、移動度150cm^2/Vs、100mV/decadeが得られた。さらにLa_2O_3をゲート絶縁膜に用いたMOSFETの低周波ノイズ特性を評価した結果、酸素雰囲気中でアニールすることにより窒素雰囲気中でアニールを行なった場合よりも、ノイズレベルを低減できることを明らかにした。
次に極浅接合形成技術の確立を目的として、プラズマドーピング法とレーザアニーリング法を組み合わせて、n型Si基板表面に極浅のp型層を形成した。接合の深さとp型層のシート抵抗の評価値として、14nmで600Ω/sqを達成し、極浅かつ低抵抗の観点からこれは現時点でほぼ世界のトップレベルである。また、従来はあまり考慮されてこなかったプラズマドーピングプロセス中での中性ガス成分の寄与に着目し、この現象の発生を明らかにした。これは、今後プラズマドーピング法の制御性の向上のために重要な要因であり、継続的研究が必要である。
以上より、将来のデバイスプロセスの高度化および新しいプロセス要求への対応が期待できるプラズマドーピング技術の可能性と有用性を実証できた。

Research Products

• [Publications] C.Ohshima, J.Taguchi, I.Kashiwagi, H.Yamamoto, S.Ohmi, H.Iwai: "Effect of surface treatment of Si substrates and annealing condition on high-k rare earth oxide gate dielectrics"Applied Surface Science. 216. 302-306 (2003)
• [Publications] H.Nohira, T.Shiraishi, T.Nakamura, K.Takahashi, M.Takeda, S.Ohmi, H.Iwai: "Chemical and electronic structures of Lu_2O_3/Si interfacial transition layer"Applied Surface Science. 216. 234-238 (2003)
• [Publications] J.Tonotani, T.Iwamoto, F.Sato, K.Hattori, S.Ohmi, H.Iwai: "Dry etching characteristics of TiN film using Ar/CHF_3, Ar/Cl_2, and Ar/BCl_3 gas chemistries in an inductively coupled plasma"Journal of Vacuum Science & Technology B. Vol.21,No.5. 2163-2168 (2003)
• [Publications] H.Iwai: "Prospects and Challenges for Advanced Gate-Stack Materials in Sub-65 nm CMOS"2003 MRS Spring Meeting Abstracts. 90 (2003)
• [Publications] H.Iwai: "CMOS down scaling and process induced damages"8^<th> International Symp.on Plasma- and Process- Induced Damage. 1-11 (2003)
• [Publications] S.Ohmi, C.Kobayashi, I.Kashiwagi, C.Ohshima, H.Ishiwara, H.Iwai: "Characterization of La_2O_3 and Yb_2O_3 Thin Films for High-k Gate Insulator Application"Journal of The Electrochemical Society. 150. F134-F140 (2003)