サブ10ナノメータ級新構造Si MOSFET/SOIの研究

2001 Fiscal Year Annual Research Report

• Project/Area Number: 13450138
• Research Institution: Tokyo Institute of Technology
• Principal Investigator: 酒井 徹志 東京工業大学, 大学院・総合理工学研究科, 教授 (60313368)
• Co-Investigator(Kenkyū-buntansha): 松尾 誠太郎 NTTアフテイ株式会社, 技師長(研究職) ; 室田 淳一 東北大学, 電気通信研究所, 教授 (70182144)
• Keywords: サブ10ナノメータ / MOSFET / SOI / 短チャネル効果 / 原子層制御窒素ドープエピタキシャル層 / 高誘電率ゲート絶縁膜 / ECRスパッタ

Research Abstract

初年度の主な研究実績の概要は下記の通りである。
1.提案したサブ10nm級MOSFET/SOI新構造について、ドリフト・拡散モデルによるデバイスシミュレーションを行い短チャネル効果を抑制したときの、ゲート絶縁膜厚、チャネル部不純物濃度分布、ソース及びドレイン側酸化膜障壁厚等の構造パラメータと閾値電圧、オン電流、オフ電流等の電気的特性との関係を明らかにした。
2.提案した構造では、P^+領域とドレイン側SiO_2障壁界面とでインパクトイオン化により発生したキャリヤを再結合させることができ、フローティングボデイ部へのキャリヤの蓄積を抑制できることをシミュレーションで明らかにした。
3.提案した新構造の基本プロセス構成を設計し、基本プロセス確立のための試作を推進中である。購入したCMP装置の立ち上げを行い、ポリシリコン、SiO_2等の研磨速度の基本データを取得し、試作に導入中である。
4.早期産業化も視野に入れて8インチウェハへの堆積も可能なECRスパッタ装置を用いて高誘電率ゲート絶縁膜(ZrO_2, HfO_2, Al_2O_3)について検討を進めた。数Åの原子層制御窒素ドープシリコンエピタキシャル層をシリコン表面に成長することにより、界面の酸化膜の成長を抑制し、高誘電率ゲート絶縁膜ZrO_2のEOTが低減化され効果的であること等を明かにした。
5.ゲート長サブ10ナノメータまで短チャネル効果を抑制し、従来構造に比べオン電流を向上させることのできる新たな構造とそのプロセスを考案した。
初年度に得られた上記実績は特許出願後順次発表の予定である。

Research Products

• [Publications] T.Watanabe, J.Murota, et al.: "Atomic-Order Thermal Nitridation of Si(100) and Subsequent Growth of Si"J. Vac. Sci. Technol. A.. Vol.19, No.4, PartII. 1907-1911 (2001)
• [Publications] D.Muto, J.Murota, et al.: "Self-limited Layer-by-Layer Growth of Si by Alternated SiH_4 Supply and Ar Plasma Exposure"AVS 48^<th> International Symposium. 179 (2001)
• [Publications] 奥田慶文, 大見俊一郎, 酒井徹志: "Sub-20nm 新構造 Double-Gate MOSFET"第49回応用物理学関係連合講演会講演予稿集. 29p-H-12/II (2002)
• [Publications] 安西邦夫, 大見俊一郎, 酒井徹志, 他: "ECRスパッタ法により形成したAlN薄膜へのAr/O_2プラズマ照射の効果"第49回応用物理学関係連合講演会講演予稿集. 30a-A-2/II (2002)
• [Publications] 酒井徹志, 他: "第2版 応用物理ハンドブック"丸善株式会社 8.5(第10章10.1:酒井担当分). (2002)