同期・非同期融合型VLSIシステムの設計技術に関する研究

2002 Fiscal Year Annual Research Report

• Project/Area Number: 13480076
• Research Institution: The University of Tokyo
• Principal Investigator: 南谷 崇 東京大学, 先端科学技術研究センター, 教授 (80143684)
• Co-Investigator(Kenkyū-buntansha): 今井 雅 東京大学, 先端科学技術研究センター, 助手 (70323665) ; 中村 宏 東京大学, 先端科学技術研究センター, 助教授 (20212102)
• Keywords: 同期・非同期融合型VLSI / 設計支援CADシステム / AINOS / SDIモデル / Verilog RTL / 2線2相式データ転送 / 暗号化回路

Research Abstract

本研究では、同期・非同期融合型VLSIシステムの設計モデルとして、配線遅延を無視し得る、あるいは配線遅延は全て既知である局所領域の設計において、遅延情報を利用したSDIモデルに基づく局所同期型VLSIの設計方式を提案した。本年度は昨年度に引き続き非同期式システム設計支援CADシステム「AINOS」を開発し、ライブラリの整備を行って同期・非同期融合型VLSIシステムの設計支援環境を構築した。本CADシステムでは、同期式回路の設計スタイルで記述されたVerilog RTL記述を入力とし、非同期として実現するモジュールに関しては要求-応答信号線の付加、タイミング信号生成回路の付加などの処理を行い、非同期式システムを実現する。同期式システムとして実現する場合でも、非同期式システムとして実現する場合でも同様の仕様記述を用いることが出来るため、同期・非同期融合型VLSI設計支援CADシステムとして有効利用することが出来る。
また、本年度はマルチプレクサとファンクション、レジスタから構成されるデータパスに対して、遅延情報を利用して要求-応答信号を共有化する手法を提案した。さらに、消費電力の評価として、2線2相式のデータ転送を実現する回路構成はどのような入力が与えられても遷移回数がほぼ等しくなることに着目し、2線2相式のデータ転送を行う暗号化回路を設計し、消費電力測定による暗号の解析手法に対して強いことをシミュレーシヨンにより電力を測定して確認した。

Research Products

• [Publications] Metehan Ozcan: "Generation and Verification of Timing Constraints for Fine-Grain Pipelined Asynchronous Data-Path Circuits"Proc. of Async 2002. 109-114 (2002)
• [Publications] 齋藤 寛: "非同期回路におけるデータパス遅延情報を用いた制御信号共有化手法"電子情報通信学会技術報告 CPSY2002-67. 97-101 (2002)
• [Publications] 月坂 真之: "ダイナミック回路のプリチャージ期間を隠蔽する手法を用いた高速データパスの実現"電子情報通信学会技術報告 VLD. 276-281 (2002)
• [Publications] Hiroshi Saito: "Logic Optimization for Asynchronous Speed Independent Controllers Using Transduction Method"Proc. of ASP-DAC 2003. 197-202 (2003)
• [Publications] 今井 雅: "SDIモデルに基づく局所同期型非同期式VLSI設計方式"情報処理学会論文誌. (in press). (2003)
• [Publications] Metehan Ozcan: "Verification and Violation Correction of Timing Constraints for Gate-Level Asynchronous Circuits"情報処理学会論文誌. (in press). (2003)