2013 Fiscal Year Annual Research Report
ULSIの高速化に向けた高誘電率ゲート絶縁膜/ゲルマニウム界面構造制御
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13J10462
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| Research Institution | Nagoya University |
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Principal Investigator |
柴山 茂久 名古屋大学, 工学研究科, 特別研究員(DC2)
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| Keywords | Ge / ゲートスタック / 界面準位密度(D_<it>) / 酸化 / 酸化レート / Al_2O_3/Ge / AlGeO |
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| Research Abstract |
本研究は、高駆動力を有するGeチャネル金属-酸化膜-半導体電界効果型トランジスタ(MOSFET)の実現に向けて、絶縁膜/Ge界面における界面反応メカニズムおよび界面欠陥の起源の理解に基づいた、Geデバイス開発の基盤技術の確立を目的としている。
(1)現在、Al_2O_3/Ge構造に対するECRプラズマ酸化が、低D_<it>と低SiO_2等価膜厚(EOT)を両立する手法として着目されている。本年度は、Al_2O_3/Ge構造に対するポスト酸化処理による界面構造変化、界面反応, および界面特性との相関関係の解明を行った。GeまたはGeOがAl_2O_3膜中に拡散し、Al_2O_3/Ge界面近傍でAl_6Ge_2O_<13> の形成が優先的に准行し、Al_20_3表面でGeO_2が形成されることが分かった。AlGeO形成反応とGeO2形成反応はそれぞれ独立に進行し、Al_2O_3/Ge界面近傍におけるAlGe6の形成に伴いD_<it> が減少することが分かった。
(2)絶縁膜材料に依らない界面構造設計技術の早急の確立に向けて、これまでの実験データおよび過去の報告例を系統的に整理し、Ge表面の酸化プロセスにおいて、Midgap付近の界面準位密度(D_<it>)を低減するには、Ge表面を高速で酸化することが重要であることを明らかにした。本結果を基に、D_<it>が絶縁膜/Ge界面における酸化レートと欠陥形成レートの競合により決定されるモデルを提案した。本モデルよりD_<it>を計算すると、計算結果は実験結果をよく再現でき、約600℃以下の広い範囲のプロセス温度において、0.1nm/s程度の比較的速い酸化レートにおけるGe表面の酸化により、10^<11> eV^<-1> cm^<-2> 以下の低D_<it>の実現がく可能であることを明らかにした。
以上より、低D_<it>および低EOTを両立する高品質なGeゲートスタック構造の実現には、短時間かつ0.1nm/s以上の酸化レートにおける酸化プロセスが重要であることを明らかにした。
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
当初の予定であったAl_2O_3/Ge構造に対する後酸化処理による界面構造変化と界面反応メカニズム、および界面特性との相関関係を明らかにした。本年度はさらに、Ge表面の酸化プロセスにおいて、絶縁膜/Ge界面のMidgap付近の界面準位密度を制御するための物理的要因を解明し、低界面準位密度を実現するための酸化プロセスを明らかにした。
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| Strategy for Future Research Activity |
本年度は、絶縁膜/Ge界面において、価電子帯端および伝導帯端璋準位を作る欠陥の起源の解明および, その制御手法の確立を目指す。
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Research Products
(15 results)
