仮想的配線を用いたプログラム可能論理素子とその論理合成法に関する研究

2003 Fiscal Year Annual Research Report

• Project/Area Number: 14380146
• Research Institution: Kyushu Institute of Technology
• Principal Investigator: 笹尾 勤 九州工業大学, 情報工学部, 教授 (20112013)
• Co-Investigator(Kenkyū-buntansha): 井口 幸洋 明治大学, 理工学部, 助教授 (60201307) ; 梶原 誠司 九州工業大学, 情報工学部, 教授 (80252592)
• Keywords: FPGA / メモリ / 再構成可能倫理 / BDD / 関数分解 / 論理設計

Research Abstract

1.アーキテクチャーの開発
多出力論理関数を実現する方法として、組み合わせ回路型LUTカスケードと、順序回路型LUTカスケードの二つのアーキテクチャを考案した。組み合わせ回路型LUTカスケードは、LUTを直列に接続したものであり、配置配線が単純である。一方、順序回路型LUTカスケードは、組み合わせ回路型LUTカスケードを、順序回路を用いて模擬するものであり、大規模メモリ、接続回路、制御回路からなる。順序回路型LUTカスケードは、ダイナミックに変更可能な接続回路を用いており、FPGAのような配置配線の問題は生じない。順序回路型LUTカスケードをLSIで実装した場合の性能を評価した。通常のFPGAよりは、遅くなるが、同一速度のマイクロプロセッサに比べ10〜100倍高速になることがわかった。
2.多出力論理関数の合成手法の開発
多出力関数を能率良く実現可能な関数分解の手法を考案した。この手法を用いて、中間出力を有する組み合わせ回路型LUTカスケードの設計プログラムを開発した。この方法は、昨年開発した方法に比べLUT数が数分の1になることもある。
3.メモリパッキングのアルゴリズムの開発
順序回路型LUTカスケードは、メモリパッキングという手法を用いて、必要なメモリを削減可能である。そのアルゴリズムを開発し、種々の関数に適用したところ、平均すると40%メモリを削減可能なことがわかった。
4.LUTカスケードの応用の調査
LUTカスケードが有望な分野として、FIRフィルター、色変換回路、数表などを設計し、従来の手法と比較した。

Research Products

• [Publications] S.Nagayama, T.Sasao, Y.Iguchi, M.Matsuura: "Aea-time complexities of multi-valued decision diagrams"IEICE Transactions on Fundamentals of Electronics. Vol.E87-A. 1020-1028 (2004)
• [Publications] S.Nagayama, T.Sasao: "Compact representations of logic functions using heterogeneous MDDs"IEICE Transactions on Fundamentals of Electronics. Vol.E86-A. 3168-3175 (2003)
• [Publications] A.Iseno, Y.Iguchi, T.Sasao: "Fault diagnosis for RAMs using Walsh spectrum"IEICE Trans.Information and Systems. Vol.E87-A. 592-600 (2004)