プログラムを仕様とするハードウェアの設計検証手法

2003 Fiscal Year Annual Research Report

• Project/Area Number: 14580377
• Research Institution: Waseda University
• Principal Investigator: 木村 晋二 早稲田大学, 大学院・情報生産システム研究科, 教授 (20183303)
• Keywords: 設計検証 / 高位検証 / 再構成可能素子の検証 / テクノロジーマッピング検証 / 映像処理向け検証 / Cベースハードウェア設計

Research Abstract

近年の高位合成技術の進歩により、C言語やJavaなどのプログラムを仕様として大規模なハードウェアを設計するという手法が普及しつつある。これに伴い、ハードウェアシステムの検証レベルが高度化し、これまでに無い高位レベル検証手法の開発が急務である。そこで本研究では、プログラムを仕様とするハードウェアの段計検証手法の確立を目的として、本年度は以下の研究を行なった。
まず第一は、高位での設計検証について、CのプログラムからControl Data Flow Graphを経て等価論理の式を生成する手法の研究を行い、生成された式を用いて、仕様となるハードウェアと設計されたハードウェアの等価性の検証を行った。式の生成の方法により、等価性判定の効率が大きく異なることがわかり、計算時間の点で効率の良い式を生成する方式の研究を行った。実際の大規模回路への適用は今後の課題である。
第二に、高位設計で浮動小数点演算を固定小数点演算へ人手変換した場合の正当性の検証に関して、打ち切り誤差の解析に基づく手法を提案し、変換後の固定小数点数のビット幅が十分あるかどうかを上から抑える手法を提案した。とくに、演算の中間結果の各変数の打ち切り誤差について、Control Data Flow Graphの情報から非線形方程式を抽出し、それを非線形のソルバを用いて解く手法を適用して、最適解に近い結果が得られた。
第三に、再構成可能ハードウェアを用いたエミュレーションによる、高位・大規模回路の機能検証について、ビットデータを高速に処理できる新しい演算回路を提案し、それを装備したプロセッサアーキテクチャの研究を行った。バレルイクスチェンジャと名付けたその演算回路により、32ビットデータの全置換の処理が、単なるプロセッサに比較して12倍の高速化になるという結果を得た。

Research Products

• [Publications] N.Doi, T.Horiyama, N.Nakanishi, S.Kimura, K.Watanabe: "Bit Length Optimization of Fractional Part on Floating to Fixed Point Conversion for High Level Synthesis"IEICE Trans.Fundamentals. Vol.E86-A, No.12. 3176-3183 (2003)
• [Publications] Y.Shi, Z.Zhang, S.Kimura, M.Yanagisawa, T.Ohtsuki: "A Built-in Reseeding Technique for LFSR-Based Test Pattern Generation"IEICE Trans.Fundamentals. Vol.E86-A, No.12. 3056-3662 (2003)
• [Publications] 清水友樹, 木村晋二, 堀山貴史, 中西正樹, 柳澤政生: "畳み込み機構を持つFPGAのマッピング能力について"DAシンポジウム2003論文集. 31-36 (2003)
• [Publications] 原田恭典, 木村晋二, 柳澤政生: "プロセッサにおける配線の再構成可能性の利用について"情報処理学会研究報告. 2004-SLDM-113. 1-6 (2004)