低消費電力性とテスト容易性をともに考慮したVLSI高位設計

2002 Fiscal Year Annual Research Report

• Project/Area Number: 14658092
• Research Institution: Nara Institute of Science and Technology
• Principal Investigator: 井上 美智子 奈良先端科学技術大学院大学, 情報科学研究科, 助教授 (30273840)
• Co-Investigator(Kenkyū-buntansha): 米田 友和 奈良先端科学技術大学院大学, 情報科学研究科, 助手 (20359871) ; 大竹 哲史 奈良先端科学技術大学院大学, 情報科学研究科, 助手 (20314528)
• Keywords: テスト容易化設計 / 低消費電力 / VLSI / レジスタ転送レベル

Research Abstract

平成14年度は、10月に追加採択されてから研究を行った。研究代表者、および研究分担者はともに、これまでVLSIのテスト容易化設計、テスト生成に関する研究、特に、レジスタ転送レベル等の高位設計でテスト容易性を考慮する研究に従事してきた。今回、低消費電力性を考慮するにあたり、まず、低消費電力性を考慮する既存の手法を調査し、テスト容易性との関連を解析した。調査の一環として、VLSI設計に関する国際会議である「International Conference on Computer-Aided-Design」に参加して、既存の低消費電力設計法の調査を行った。
また、テスト実行時の電力消費が大きいと考えられる組込み自己テスト法に関して検討を行った。レジスタ転送レベルでの既存のテスト容易化設計法に対し、テスト実行時の消費電力を解析した。解析の結果、少ないハードウェアオーバヘッドでテスト容易な組込み自己テスト法を実現する手法では、テスト実行時の消費電力が増加することがわかった。現在、組込み自己テスト法に関して、ハードウェアオーバヘッドとテスト実行時の消費電力のトレードオフを考慮したテスト容易化設計法を検討中である。
本年度は、萌芽研究として、文献調査、学会参加を通じての関連研究の調査を主に行った。現在考察中のテスト容易化設計法を含め、来年度以降に研究成果を発表を行う。