低消費電力性とテスト容易性をともに考慮したVLSI高位設計

2003 Fiscal Year Annual Research Report

• Project/Area Number: 14658092
• Research Institution: Nara Institute of Science and Technology
• Principal Investigator: 井上 美智子 奈良先端科学技術大学院大学, 情報科学研究科, 助教授 (30273840)
• Co-Investigator(Kenkyū-buntansha): 米田 友和 奈良先端科学技術大学院大学, 情報科学研究科, 助手 (20359871) ; 大竹 哲史 奈良先端科学技術大学院大学, 情報科学研究科, 助手 (20314528)
• Keywords: テスト容易化設計 / 低消費電力 / VLSI / レジスタ転送レベル

Research Abstract

平成15年度は、消費電力を考慮した組み込み自己テスト法、および組み合わせ回路に対するテストパタン生成法の提案を行い、国際会議であるIEEE Workshop on RTL and High Level Testingで発表を行った。
組み込み自己テスト法は、被検査回路の内部にテストパタン発生器、テスト応答解析器を組み込む手法で、実動作速度でのテストを可能にする手法である。しかし、テストパタンは一般に疑似ランダムパタンを発生するため、テスト実行時の消費電力が通常動作時より大きくなるという問題があった。提案手法では、レジスタ転送レベルといった高位情報を利用して、消費電力制約の下で、テスト実行時間、ハードウェアオーバヘッドの相互最適化を行うテスト容易化設計を行う。消費電力制約のもとで、テスト実行時間の最適化、ハードウェアの最適化、両者の相互最適化を行うテスト容易化設計問題をそれぞれ定式化し、それぞれに対するアルゴリズムを提案した。
また、組み合わせ回路を対象として、与えられたテストパタン集合が消費電力制約を満たすように順序付けする手法を提案した。提案手法では、与えられたテストパタンだけからは解が得られない場合に、新たにパタンを追加して、連続して印加するテストパタンによる信号線の遷移頻度を抑え、消費電力を低減する。このとき、追加するパタン数の最小化を行いテスト実行時間の最小化も行う。

Research Products

• [Publications] Zhiqiang You: "On the non-scan BIST schemes under power constraints for RTL data paths"Digest of Papers IEEE 4th Workshop on RTL and High Level Testing. 14-21 (2003)
• [Publications] Hao Wu: "Test Length Minimization under Power Constraints for Combinational Circuits"Digest of Papers IEEE 4th Workshop on RTL and High Level Testing. 125-127 (2003)
• [Publications] Michiko Inoue: "Test Synthesis for Datapaths using Datapath-Controller Functions"Proceedings of IEEE the 12th Asian Test Symposium (ATS '03). 294-299 (2003)