2015 Fiscal Year Annual Research Report
高速通信用包囲ゲート型シリコンナノロッドトランジスタの研究
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14F04797
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
小田 俊理 東京工業大学, 量子ナノエレクトロニクス研究センター, 教授 (50126314)
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| Co-Investigator(Kenkyū-buntansha) |
HERBSCHLEB ERNST 東京工業大学, 量子ナノエレクトロニクス研究センター, 外国人特別研究員
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| Project Period (FY) |
2014-04-25 – 2017-03-31
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| Keywords | シリコンナノピラー / ゲート包囲型トランジスタ |
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| Outline of Annual Research Achievements |
本研究の目的は、将来の大容量高速通信用の革新的デバイスであるゲート包囲型シリコンナノピラートランジスタを開発することである。1次元電荷輸送はこのデバイスを実現するための根本的な要素である。多くの応用は室温環境で使用されるので、デバイス動作も室温で測定する必要がある。
まず、Synopsys Sentaurusを使用するシミュレーション技術により、包囲ゲート型シリコンナノピラートランジスタの設計を行い、1次元電子輸送の可能性を示すことが出来た。
実際のデバイス作製には、シミュレーションよりも大きい寸法（直径500nm、高さ150nm）でプロセス技術の問題点を検討した。ゲート包囲型構造のため、ソース電極とドレイン電極に接触しないようにゲート電極を形成すること、小さなピラーにトップ電極を形成することは難しい技術である。デバイス作製工程は、ピラーの形成、ゲート電極の形成、上部電極の形成の3工程からなる。
PMMAをレジストに用いた電子ビーム露光技術によりピラーを形成した。Ti/Auをマスクにして反応性イオンエッチング技術を使用した。ゲート絶縁膜としてはAl2O3膜を原子層堆積法で形成した。上部電極をゲート電極と接触しないように形成する工程はは容易では無く、何度も設計の変更を行った。ゲート電極を独立させるためにAl2O3層の原子層堆積工程を追加して、合計4回の電子ビーム露光により、デバイスを完成させた。
より高解像度のレジスト（ZEP）を用いて、直径の細いナノピラー(50nm)の作製にも成功した。測定装置の準備も整えた。膨大な測定データを能率的に解析するためのプログラムを作成し、Matlabを用いた解析ソフトウエアも準備が完了した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
デバイスの作製は予定通り完成した。デバイス特性測定の準備も整った。
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| Strategy for Future Research Activity |
500nmのデバイスの電気測定を行う。測定結果を作製プロセスにフィードバックして、上部電極のオーミックコンタクトの改善を図る。これには電極形成後のアニーリングと電極形成前のバッファーフッ酸処理を計画している。
さらにピラー寸法50nmのデバイスの測定を行う。すでに寸法縮小化のテストは済んでいるので、大きな困難は無いと考えられる。
次に、低温（4.2K）での測定を行い、1次元伝導のモデル化を行う。そして、室温で1次元伝導現象が観測できるかどうか検討する。
最後に、光学的測定を行って本研究のとりまとめを行う。
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Research Products
(5 results)
