2014 Fiscal Year Annual Research Report
データ圧縮技術を核とした高帯域・高性能専用計算機アーキテクチャの開拓
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14J02823
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| Research Institution | Tohoku University |
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Principal Investigator |
上野 知洋 東北大学, 情報科学研究科, 特別研究員(DC2)
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| Project Period (FY) |
2014-04-25 – 2016-03-31
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| Keywords | データ圧縮 / メモリ帯域 / FPGA / 浮動小数点 / 多重化 / ハードウェアアクセラレーション / データストリーム |
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| Outline of Annual Research Achievements |
本年度はFPGA上の数値計算ハードウェアへの帯域圧縮の適用を目的として，複数チャネルを同期して圧縮・展開するハードウェアの開発と，帯域圧縮ハードウェアを実際に使用する際に重要となる回路面積と圧縮性能の関係について明らかにし，小面積な帯域圧縮ハードウェアの実装・評価を行った．
帯域圧縮とはデータ圧縮等により通信時の必要帯域を削減することであり，主にネットワーク通信で用いられている．本研究では可逆データ圧縮による帯域圧縮をFPGAを用いた専用計算機内に適用し，計算性能を制限する要因となるメモリ帯域を拡張させ，計算機全体の性能を向上させるアーキテクチャの実現を目的としている．本年度は，帯域圧縮を数値シミュレーションへ適用するための複数チャネルに対する帯域圧縮手法と，その際に問題となる回路面積の削減方法とを提案し，実装したハードウェアを基に回路面積と圧縮性能の関係を調べた．
複数チャネルに対する帯域圧縮は，個々のチャネルをデータ圧縮・展開することにより行われる．この際の課題として，各チャネルに対する圧縮効果が一定ではないことから，FPGA-メモリ間の単一伝送路の帯域を均等に各チャネルに割り振れない問題がある．この問題に対し，各チャネルで圧縮されたデータを一定サイズのブロックとして出力する手法と，出力速度に応じて動的に各チャネルに帯域を割り振る手法とを提案し採用した．
複数チャネルへの帯域圧縮は上記のように複数のデータ圧縮・展開モジュールが必要となるが，実装を通した評価から，圧縮用の回路面積を削減する必要があることが分かった．本研究ではハードウェア上でのデータ操作の単純化によって面積を約3分の1に削減した．一方で圧縮性能はデータの性質にもよるものの，平均で約30%の低下にとどめた．これらの結果から，圧縮性能を維持しつつ小面積な帯域圧縮ハードウェアを実現したといえる．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本年度の研究として，数値シミュレーションへの適用に向けた帯域圧縮ハードウェアの複数チャネル化の実現と，様々なデータに対する圧縮性能評価を行った．また，この評価を基に圧縮ハードウェアの回路面積削減手法を提案し，研究成果の発表も行った．さらにこれらの研究成果を発展させて，実機での性能評価を基にした論文を執筆中である．これらの点から，おおむね順調に進展しているといえる．
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| Strategy for Future Research Activity |
本年度の成果として開発された帯域圧縮ハードウェアを用いて，応用的な研究を行う予定である．一つ目に，適用先を変更して異なるデータに対する帯域もしくはストレージ削減のための圧縮について評価する．二つ目に，メモリ帯域を圧縮した際のメモリアクセス削減による電力消費量についての評価を行う．三つ目に，ハードウェア自体の高性能化にも引き続き取り組む．さらに，可能であればネットワークにより接続されたFPGA間のデータ通信に対しても帯域圧縮を適用して評価する．
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Research Products
(3 results)
