2004 Fiscal Year Annual Research Report
VLIW型カスタムDSP用リターゲッタブルコンパイラのコード生成に関する研究
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15500055
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| Research Institution | Kwansei Gakuin University |
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Principal Investigator |
石浦 菜岐佐 関西学院大学, 理工学部, 教授 (60193265)
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| Co-Investigator(Kenkyū-buntansha) |
高橋 和子 関西学院大学, 理工学部, 助教授 (30330400)
巳波 弘佳 関西学院大学, 理工学部, 講師 (40351738)
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| Keywords | リターゲッタブルコンパイラ / VLIWアーキテクチャ / DSP / カスタムプロセッサ / ASIP Meister / 組込みプロセッサ |
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| Research Abstract |
本研究では、VLIWプロセッサ用リターゲッタブルコンパイラの効率的なコード生成手法の確立を目標に、大阪大学で開発されたプロセッサ合成システムASIP-Meisterに対応したコンパイラの開発と、コード生成アルゴリズムの研究を行った。
コンパイラの開発に関しては、ASIP-MeisterのVLIWプロセッサモデルを分析し、リターゲッタブルなコード生成を行うためにどのような情報が必要かを検討した。これに基づき、仕様記述からコンパイラに必要な情報を抽出し、オペレーションテーブルと呼ばれるデータ構造を構築する処理系を開発した。特に、プロセッサの命令の動作記述からコンパイラに必要な命令パターン群を抽出する方法が課題になったが、設計上の一命令の可制御フィールドに可能な値を代入することにより、コンパイラに必要な複数命令パターンを生成する手法を開発した。また、コードのスケジューリングに必要な命令依存距離をプロセッサ仕様記述から抽出する処理系を実装した。フォワーディングを考慮し、かつRAW、WAR、WAWの全てのデータ依存に対する命令依存距離を求める方法を初めて開発し、実装した。
VLIWプロセッサに対するコード生成アルゴリズムに関しては、シンボリック状態探索による方法と充足可能性判定に基づく厳密解法を基本に検討を進め、マルチサイクルやパイプライン演算器に対応できるように定式化を拡張するとともに、充足可能性判定よりも更に高速に解を求める方法として、準ブール制約充足可能性判定を用いる手法を開発した。
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Research Products
(4 results)
