局所的にはクロックに同期し大域的にはクロックを用いないプロセッサに関する研究

2003 Fiscal Year Annual Research Report

• Project/Area Number: 15650010
• Research Institution: Kyushu Institute of Technology
• Principal Investigator: 佐藤 寿倫 九州工業大学, 情報工学部, 助教授 (00322298)
• Keywords: プロセッサ / キャッシュ / 配線遅延 / クロック / 同期 / GALS / 半導体技術 / 集積回路

Research Abstract

マイクロプロセッサの動作周波数を向上可能としてしいる主要因である半導体微細化技術の進展は,一方で配線遅延の増大という深刻な問題を引き起こしている.配線の抵抗値は断面積に反比例し長さに比例するので,微細化の進展の自乗の効果で抵抗値が増大することになる.一方配線間の容量は配線間隔に反比例し配線の表面積に比例する.同様の理由で,配線間隔は狭まり表面積は増大するので,容量も微細化の進展の自乗の効果で増大する.配線遅延は抵抗値と容量との積で決定できるから,配線遅延の問題が深刻であることは容易に理解できる.ある報告によれば,今後100nm以下の微細化技術が実現されると,1クロックサイクル内で信号を伝達できる領域はチップ内の数パーセントに満たないという状況になってしまう.これは,チップ全体に唯一のクロック信号を分配できないということを意味しており,クロックに同期しだシステムで構築されている現在のプロセッサを今後も製造することは極めて困難ということになる.上記の問題を鑑み,本研究の目的は,チップ全体に唯一のクロックを供給不可能な状況下でも正しく動作できるプロセッサアーキテクチャを検討することである.そのために本研究では,局所的にはクロックに同期するが大域的にはクロックを用いないプロセッサを検討する.
本年度はプロセッサの構成要素であるキャッシュアーキテクチャに着目し、クロック供給の局所化を実現するネットワーク型動的再構成方式キャッシュメモリを検討した。クロック供給可能なサイズのキャッシュを多数ネットワークを介して接続し、大容量かつ高速なキャッシュメモリを実現する。ネットワークに接続することで、長配線による遅延の問題を解決している。また、プロセッサからの参照要求に従いデータを自律的に再配置することで、ネットワークが大規模化した時の参照レイテンシ削減を目指している。70umの半導体技術を想定したシミュレーションを実施したとこと、このキャッシュメモリを採用することでプロセッサの性能を平均20%改善可能であることが確認された。