2003 Fiscal Year Annual Research Report
分岐ペナルティを低減した高並列スーパスカラ・プロセッサ
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15700068
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| Research Institution | Hiroshima City University |
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Principal Investigator |
弘中 哲夫 広島市立大学, 情報科学部, 助教授 (10253486)
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| Keywords | 統合型トレースキャッシュ / Block Base Trace Cache / 分岐ペナルティ低減 / 命令キャッシュ / 多レベル分岐への対応 / 命令フェッチ機構 / 高並列スーパスカラプロセッサ / トレースドリブンシミュレーション |
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| Research Abstract |
トレースキャッシュによる命令フェッチ機構は,数値演算のようなプログラム内の命令再利用性が高いプログラムにおいて高い性能を発揮する.しかし,この方式では実行終了した命令列を格納するトレースキャッシュと,メモリからのデータを格納する命令キャッシュという2つの異なるキャッシュが必要となる.この2つのキャッシュ容量はプログラムの実行過程やワーキングセットによって必要となる容量が変化する.しかし,従来のトレースキャッシュでは両キャッシュ容量は静的に決定している.
本研究ではこの変化に追随可能にするため,従来2つ必要であったキャッシュを1つに統合し,実行過程やワーキングセットの変化に追従可能な統合型トレースキャッシュを提案している.特に本年度は,統合型トレースキャッシュで必要となる任意の組み合わせでトレースデータと命令キャッシュデータを取り出す方法の研究を行い,その実現手法を明確にした.さらに,提案する統合型トレースキャッシュに最適な多レベル分岐予測機構の構成方式に関して提案を行った.
本研究では提案方式の性能を評価するためトレースドリブンシミュレータを作成し,100%の分岐予測精度において提案する統合型トレースキャッシュをSPEC95ベンチマークを用いて評価を行った.その結果,特にgccなど複雑な実行パスを持つプログラムにおいて最大17%,平均10%の性能向上を実現できることが明らかになった.また,評価結果より現在提案中の分岐予測機構では予測結果の更新が遅いため,統合型トレースキャッシュの性能を引き出すためにはより予測結果更新が早い分岐予測機構が必要であることが本年度の研究の結果明確になった.
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Research Products
(1 results)
