2017 Fiscal Year Annual Research Report
Advanced analog compressed sensing chip for massively-arrayed neural recording
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15H05525
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| Research Institution | Toyohashi University of Technology |
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Principal Investigator |
秋田 一平 豊橋技術科学大学, 工学(系)研究科(研究院), 助教 (10612385)
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| Project Period (FY) |
2015-04-01 – 2019-03-31
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| Keywords | アナログ・デジタル集積回路設計 |
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| Outline of Annual Research Achievements |
本研究は、脳・機会接続（Brain machine Interface：BMI）のための完全埋込センシングチップの低消費電力化を、情報理論やデバイス技術を応用した新規回路技術の創出を以って達成することを目的としている。特に、その手段として圧縮センシング（Compressed Sensing：CS）理論をLSI化（ハードウェア化）するための検討を行っており、平成２９年度は各計画に対して主に下記について実施した。
【項目１】アナログフロントエンド（AFE）のアレイ化検討：平成２８年度に基礎検討を終了したので、平成２９年度においては、これは下記項目２の時間ドメインアナログCSチップに適用し、チップ試作・評価を通じて有効性を確認
【項目２】時間ドメインアナログCS技術：平成２８年度において、時間ドメインCS技術のための要素回路を確立していたため、これと上記項目１のAFEを統合した、新アーキテクチャのCSチップを試作・評価し精度や消費電力の点で有効であることを実証。
【項目３】AFE-CS融合技術：項目１および２を統合した100chのAFE-CS融合LSIを実チップで試作・評価した。処理能力として1チャネルのセンサ当たり25pJの電力効率を達成しており、これは従来技術に対して80%以上の消費電力削減を達成したことに相当する。
【項目４】AFE-CSチップとセンサの実装：現在試作したCSチップは100チャネルものセンサアレイに対応するアーキテクチャであり、約100umピッチでセンサデバイスを積層することが可能となることが分かった。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
当初の予定通り、平成２９年度において各種要素技術（AFEアレイ化技術、時間ドメインアナログ信号処理の理論検討、時間・デジタル変換回路技術など）を統合したCSチップを実現した。フレキシブルデバイスとの実装技術については既に先年度実現の目処を得ている状況であり、最終年度はよりブラッシュアップしたCSチップ実現のための技術開発（AFE部への新技術適用、更なる低消費電力化技術など）への準備が整っている状況である。
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| Strategy for Future Research Activity |
フレキシブルデバイスとの実装技術については既に先年度実現の目処を得ている状況であり、また、基礎となるCSチップも実現した。大きな方針としては、実際の応用実験に向けて関係研究者と議論・検討に着手するとともに、より低消費電力なCSチップの実現を目指す（AFEアレイなどへの新技術検討）。また一方で、本プロジェクトを通じて時間ドメインアナログ信号処理の技術を、さらに他の応用に展開することも視野に入れており、より一般性をもたせた基礎技術として確立して行きたい。
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Research Products
(4 results)
