2017 Fiscal Year Annual Research Report
Studies on Layout Design Methods for Logic Circuits using Superconducting Devices
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15K00075
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| Research Institution | Kyoto University |
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Principal Investigator |
高木 一義 京都大学, 情報学研究科, 准教授 (70273844)
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| Project Period (FY) |
2015-04-01 – 2018-03-31
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| Keywords | 論理回路 / 設計自動化 / 超伝導単一磁束量子デバイス |
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| Outline of Annual Research Achievements |
超伝導デバイスを用いた単一磁束量子回路による、超高速かつ低消費電力のディジタル回路の研究が進められている。本研究課題は、このデバイス向けの自動 LSI レイアウト設計手法を開発するものである。パルス論理による動作など半導体とは異なる特徴を持つため、回路の動作タイミングなどを考慮した専用の設計手法が必要となる。平成29年度は以下の項目を実施し、レイアウト設計の基礎技術、および、設計フローの概略を完成させた。
(1) 配線長マッチングの手法を開発した。
配線遅延を揃えるため、レイアウトにおいて配線を適切に迂回することにより指定した長さになるように設計する。開発した手法では、シンボル系列による解の表現を用い、シミュレーテッドアニーリングに基づくチャネル配線を行う。自動配置手法と合わせ、実際に試作されている規模の回路モジュールに対し小面積のレイアウトを得られることを示した。
(2) 回路遅延を最小化する設計フローを開発した。
単一磁束量子論理回路はパルス論理に基づいており、各入力へのパルスの到着順序が計算結果に影響する。特に、論理ゲートがクロックで駆動されるため、データ入力とクロック入力の到着順序を正しく設計する必要がある。配線遅延はレイアウトに依存するため、従来は、レイアウト設計の段階で正しい論理の実現と回路遅延の最小化を同時に考慮していた。この点を改善するため、提案する設計フローでは、論理設計と遅延最小化を分離する。論理設計の段階では、回路トポロジとともに、パルス到着順と目標動作周波数を記述する。レイアウト設計では、これらを仕様および制約条件として、遅延を最小化する自動配置配線を行う。これに伴い、回路図ビューで論理とレイアウトを一括して設計していた従来の工程を変更し、回路図ビューで論理設計と制約の記述を行い、レイアウトビューで自動レイアウト設計を行うためのツール群を開発した。
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Research Products
(3 results)
