2016 Fiscal Year Research-status Report
3次元積層チップ間接続の異常遅延検出のための検査容易化回路設計手法の開発
| Project/Area Number |
15K00079
|
|---|
| Research Institution | The University of Tokushima |
|---|
Principal Investigator |
四柳 浩之 徳島大学, 大学院理工学研究部, 准教授 (90304550)
|
|---|
| Project Period (FY) |
2015-04-01 – 2018-03-31
|
| Keywords | VLSIの検査技術 / 検査容易化設計 / 遅延故障 / ３次元積層チップ / VLSI / ディペンダブル・コンピューティング / LSIテスト |
|---|
| Outline of Annual Research Achievements |
本研究では，３次元実装LSIにおける積層チップでのチップ間接続で発生する異常遅延の検査を行うための検査容易化回路の設計手法を開発している。提案手法は，チップ積層間の入出力部に遅延付加セルを設け，異常遅延の検査を行うものである。平成２８年度は，検査容易化回路内の遅延付加部および検査対象の故障解析に関して次の６項目についての研究を行った。１．遅延付加部制御回路を組込んだICを設計，試作し，実測による動作検証と遅延分解能の調査を行った。制御信号を外部から与える以前の試作ICと比較し，同等の分解能を持つことを確認した。２．複数経路の同時検査を行う際の検査対象信号の干渉を考慮するため，試作ICにおけるチップ間ばらつきを測定した。試作チップにおいて，最大伝搬可能な遅延付加セル段数に10段程度のばらつきが存在することを確認した。３．遅延付加部の検査容易化セルをスタンダードセル化し，配置配線を行い，試作IC内に実装した。４．遅延付加セルの配置による付加遅延量の増減を考慮するため，積層チップの内部回路の入出力に付加する遅延付加セルを，設計記述内の入出力順に接続，配置配線時の入出力ピン配置順に接続，の２種の配置配線を行い，シミュレーションにより伝搬遅延時間の差異を調査した。入出力ピン配置に対応して遅延付加セルの接続することで遅延付加セル１段あたりの遅延ばらつきを抑えることができた。５．遅延付加ゲートとして入力信号依存の伝搬遅延時間差が少ないデュアルパストランジスタ型のXORゲートを用いる遅延付加セルの設計を行った。６．TSV間のマイクロバンプに生じる欠陥と遅延時間の関係について，電磁界シミュレーションを用いて調査した。マイクロバンプ部のみに生じる破断などの欠陥による遅延は微少であり，欠陥検出についてのさらなる検討の必要性が確認された。これらの研究により，検査容易化手法の改良を行った。
|
| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
「１．積層チップ間接続の遅延故障検査対象となる異常遅延量の推定」に関しては，試作ICの遅延量のばらつきを考慮する複数経路の同時検査についての考察を行なった。また，マイクロバンプ部の異常時の遅延量についてのシミュレーションを行なった。「２．積層チップ間接続の遅延故障検査容易化設計の開発および模擬IC試作による故障検出能力評価」に関しては，故障模擬ICの試作を行い，複数経路の同時検査可能性について実測による調査を行なった。また，遅延付加ゲートの信号遷移依存の付加遅延量の差を低減する設計改良を行なった。「３．積層チップの接続配線に依存しない検査容易化設計の開発」に関しては，制御信号生成回路をチップ内部に組み込んだ試作ICの動作確認・評価を行なった。また，積層チップ内部回路とその入出力ピン配置を考慮する遅延付加部の配置配線法についての考察を行った。
|
| Strategy for Future Research Activity |
「１．積層チップ間接続の遅延故障検査対象となる異常遅延量の推定」に関して，引き続きTSV，マイクロバンプ部の故障解析による異常遅延量の推定を行い，さらにドライバ回路を含めたチップ間接続全体での異常遅延量の評価およびその検出法の検討を行う予定である。「２．積層チップ間接続の遅延故障検査容易化設計の開発および模擬IC試作による故障検出能力評価」に関しては，チップ間接続の異なる異常遅延を模擬する試作ICの設計を行い，異常遅延の検出能力を評価する予定である。また，遅延量のばらつきを補正する回路手法を検討し，検査容易化回路の設計に反映させる予定である。「３．積層チップの接続配線に依存しない検査容易化設計の開発」に関しては，TSV配置と内部回路の接続も考慮する遅延付加セルの配置について検討し，検査容易化回路の配置配線手法についての開発を行う予定である。
|
| Causes of Carryover |
今年度，IC試作時のパッケージ組立費用が改定され，当初予定額より安価に製作することができたため，未使用額が生じた。
|
| Expenditure Plan for Carryover Budget |
試作ICの測定に関わる物品費として使用する予定である。
|
