2017 Fiscal Year Annual Research Report
Design-for-testability circuit for detecting delay faults at interconnects in 3D stacked ICs
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15K00079
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| Research Institution | The University of Tokushima |
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Principal Investigator |
四柳 浩之 徳島大学, 大学院社会産業理工学研究部(理工学域), 准教授 (90304550)
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| Project Period (FY) |
2015-04-01 – 2018-03-31
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| Keywords | VLSIの検査技術 / 検査容易化設計 / 遅延故障 / ３次元積層チップ / VLSI / ディペンダブル・コンピューティング / LSIテスト |
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| Outline of Annual Research Achievements |
本研究では，３次元実装LSIにおける積層チップでのチップ間接続で発生する異常遅延の検査を行うための検査容易化設計の設計手法を開発した。提案手法は，チップ積層間の接続に用いるシリコン貫通ビア（TSV）やマイクロバンプに発生する欠陥を考慮し，TSVに遅延付加セルを設け，異常遅延の検査を行うものである。平成２９年度は，主に次の５項目に関する成果が得られ，学会発表などを行なった。１．積層チップのTSVを接続するマイクロバンプの破断に関して，電磁界シミュレーションによる遅延解析を行った。マイクロバンプのみの断線については，その抵抗値がkΩオーダー以上とならなければ信号遅延への影響が軽微であること，また故障検出の際にはマイクロバンプ側から遷移信号を印加し，隣接TSVに逆相信号を印加することで遅延検出がよりしやすいことを確認した。２．遅延付加回路で２経路以上の同時検査を行う際の制約について，試作ICでの測定結果をもとに検討した。実測結果より，IC内での遅延付加部の付加遅延量のばらつきがゲート換算で約1/10程度存在し，また観測する２経路と遅延付加部の接続箇所が近い場合に，遷移信号が干渉して観測不能となることを確認した。３．複数経路の同時検査時に観測する信号遷移の消滅を防ぐため，０から１，１から０の遷移での付加遅延量の差を抑える遅延付加ゲートを設計し，試作ICに実装した。４．遅延付加回路を内蔵するバウンダリスキャン設計において，遷移信号印加専用のセルを不要とし，従来のバウンダリスキャン設計での標準モードのみでTSVを検査するための制御回路を設計した。５．提案する検査容易化設計を実装する際のチップレイアウトに関して，遅延付加部の内部ゲート間の配線長を削減する設計手法を提案した。遅延付加ゲート間の距離を抑える配置変更により以前の配置配線結果より遅延時間の平均値・標準偏差を抑えることができた。
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