2015 Fiscal Year Research-status Report
フラグによりCPUとアクセラレータが連携するヘテロジニアスマルチコアに関する研究
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15K00085
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| Research Institution | Waseda University |
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Principal Investigator |
木村 啓二 早稲田大学, 理工学術院, 教授 (50318771)
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| Project Period (FY) |
2015-04-01 – 2018-03-31
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| Keywords | アクセラレータ / マルチコア / 並列化コンパイラ |
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| Outline of Annual Research Achievements |
2015年度の研究計画は、アクセラレータのアーキテクチャの基礎検討とシミュレータの開発、及び並列化コンパイラのプロトタイプ拡張とアクセラレータコード生成系の開発を予定していた。2015年度はこの研究計画に従ってソフトウェアとアーキテクチャの両面から研究を行った。
まずアーキテクチャに関しては本研究の要となるアクセラレータの基本構成を定め、またメモリアーキテクチャに関しても基本構成を定義した。その上でこのアクセラレータのシミュレーションモデルを既存のマルチコアアーキテクチャシミュレータに対して実装を進めていった。その結果、アクセラレータのパイプライン構成と近接メモリ構成の精緻なモデルを組み込んだマルチコアアーキテクチャをシミュレーション可能となった。
ソフトウェアに関しては、上記アクセラレータ上で動作する基本計算プログラムをアセンブリを用いて記述し呼び評価を行った。さらに本研究の促進に必要となるアクセラレータ用コード生成を可能とするバックエンドコンパイラの開発を、オープンソースのコンパイラフレームワークであるLLVMを改修していくことで進めていった。LLVMの構成として、ソースプログラムを中間表現に変換する部分、及びこの中間表現をターゲットアーキテクチャのアセンブリコードに変換する部分に大きく分けることができる。本年度ではソースプログラムをターゲットのアクセラレータを考慮した中間表現に変換することが可能となった。コード生成部に関しては簡単な命令のコード生成が可能となった。
さらに本研究においてマルチコア用並列化を行う自動並列化コンパイラに対して、評価対象アプリケーション並列化に必要な解析機能の開発を行った。本解析機能の強化により複雑なデータ構造の解析が可能となった。
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
アクセラレータのコード生成に利用したLLVMの根幹部分を修正する必要があり、この作業に当初の想定以上の時間がかかった。また、ターゲットのアプリケーションの並列化に必要な解析機能の開発を追加したため、フラグ送受信等に関わる作業に若干の遅れが生じた。
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| Strategy for Future Research Activity |
シミュレータの開発に関しては、ほぼ当初の予定通りに進捗しており、またアクセラレータのコード生成系に関しても評価に必要な程度の実装の目処が立った。これによりソフトウェアの研究・開発の加速が可能となる。
2016年度は、2015年度研究計画で取り残したタスク抽出、及びスケジューリング機能のプロトタイプ版の自動並列化コンパイラへの実装を進め実験評価を行う。あわせて本機能のマルチコア対応を進め、多くのプログラムを用いて実験評価を行い知見を蓄える。
これらの成果を2016年度では積極的に国内外で発表していく。
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| Causes of Carryover |
当初予定していた研究出張を、主にコード生成系の開発の遅れにより見送った。そのため、次年度使用額が生じた。
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| Expenditure Plan for Carryover Budget |
コード生成系の開発は進んでおり、前年度に参加できなかった会議に参加するなどで成果を発表しこれに差額分を充当する予定である。
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