2006 Fiscal Year Annual Research Report
再構成可能論理デバイスを用いた回路特殊化に関する研究
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16500029
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| Research Institution | Toyohashi University of Technology |
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Principal Investigator |
市川 周一 豊橋技術科学大学, 工学部, 准教授 (70262855)
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| Keywords | FPGA / 再構成可能論理回路 / 部分評価 / 専用回路 / 高速化 / 論理規模削減 |
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| Research Abstract |
一般に,論理回路の入力が事前に(一部でも)分かっていれば,論理回路量を削減し,動作速度を改善することができる.例えば乗算器の片側オベランドが定数ならば,不要な加算器を省略することにより論理回路量を削減可能である.このような技術は特殊化(specialization)または部分評価(partial evaluation)とよばれ,もともとソフトウェアの小型化・高速化のために検討されてきた.しかしハードウェアを特殊化するためには入力毎に回路を生成する必要があるため,FPGAなどの再構成可能論理が実用化されるまで実際に適用されることはなかった.本研究の目的は,FPGAを利用したハードウェア特殊化を検討し,その可能性と利点を探ることである.
本年度は,暗号アルゴリズムの標準であるAES暗号化回路に関して,データ依存回路の評価結果が論文として掲載された(Atono, Ichikawa 2006).逐次設計では論理41%減・RAM20%減・性能24%増,パイプライン設計では論理54%減・RAM20%減・性能74%増と,いずれも大きな効果が得られた.
また,昨年度に引き続き,制御用計算機(PLC; Programmable Logic Controller)の命令列を等価なハードウェア記述(VHDL記述)に変換することにより寸,型・高速な制御回路を自動生成する研究に関して研究を進めた.現実の産業用機械のPLCプログラムを用いて評価した結果,効果はプログラムにより異なるものの,現在のFPGA技術で2〜3桁の性能向上が見込まれることがわかった(Ichikawa et al. 1SIE2006).分析の結果,この性能向上の一定部分は回路特殊化の効果によることも判ってきた.
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