2004 Fiscal Year Annual Research Report
計算機アーキテクチャの低消費電力最適化に関する研究
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16500041
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| Research Institution | Shibaura Institute of Technology |
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Principal Investigator |
宇佐美 公良 芝浦工業大学, 工学部, 教授 (20365547)
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| Keywords | 低消費電力 / アーキテクチャ / リーク電力 / FPGA |
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| Research Abstract |
本研究では、LSIの動作時リーク電力低減技術と、FPGAの低電力技術に焦点を当てて進めており、下記の成果を得た。前者の研究では、走行時にスリープできる回路部分を検出し当該部分のスリープ/起床動作を制御することにより、動作時リーク電力を低減する。LSIの状態遷移回路に着目し、状態が遷移しないサイクルを検出して、スリープ可能な組合せ論理ゲート群をスリープさせ、リーク電流を遮断する方式を提案した。評価の結果、動作時リーク電力が30〜60%低減できることが判明。国際学会IEEE MWSCAS2004、および、論文誌(下記)で発表した。また、データパスにおいてCPUの算術論理演算ユニット(ALU)に着目し、ALUの入力レジスタが変化しないサイクルを検出してALUをスリープさせる技術を提案。アーキテクチャの視点では、ALUの入力レジスタが変化しない状況は、CPUのパイプライン・ストール等が原因で起こる。SH3 CPUに実験適用し評価した結果、ALUの動作時リーク電力を最大85%低減可能であることが分かった。電子情報通信学会東京支部大会(2005年3月)で発表し、学術奨励賞を受賞した。FPGAの低電力技術の研究は、演算アーキテクチャおよび制御回路実現方式の両面から進めたところ、FPGAにおいては配線による電力が支配的であり(電力全体の60〜80%を占有)、配線の電力低減が鍵を握ることが判明。配線部分の電力を低減するレイアウト手法を考案し評価した。電力を最大で60%低減できることが分かり、電子情報通信学会総合大会で発表した。また、回路をFPGA上で実現し、本補助金で購入したロジック・アナライザを初めとする測定機器を使用して実測を行なった。電力低減効果の実測値とシミュレーション値に、良い相関が取れていることが分った。現在、CPUをFPGA上に実現し電力低減効果を実測する研究を進めている。
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