ロジックインメモリアーキテクチャに基づくVLSIプロセッサのハイレベルシンセシス

2005 Fiscal Year Annual Research Report

• Project/Area Number: 16500044
• Research Institution: Hachinohe National College of Technology
• Principal Investigator: 工藤 隆男 八戸工業高等専門学校, 電気情報工学科, 教授 (10110214)
• Co-Investigator(Kenkyū-buntansha): 久慈 憲夫 八戸工業高等専門学校, 電気情報工学科, 教授 (80369909)
• Keywords: VLSIプロセッサ / 配線問題 / アロケーション / スケジューリング / ハイレベルシンセシス / 最適設計問題

Research Abstract

VLSIプロセッサの配線問題を軽減するために、演算回路とそれに直結したローカルメモリからなる処理要素を多数配置し、リニアアレーや共通バスなどのシンプルな相互結合回路網でそれらの処理要素を結合した空間並列構造の専用VLSIプロセッサのモデルを提案する。提案するVLSI構造において、専用の処理すなわち処理アルゴリズムをデータ依存グラフで与えるとき、アルゴリズムを最高性能で処理を行うプロセッサ構造をロジックインメモリアーキテクチャと呼ぶことにし、そのための最適化問題について研究を行った。
提案する構造は演算器とメモリ間の配線問題を軽減できる。しかしながら,処理要素間のデータ転送時間が必要であることから、提案するハードウェアモデル上で,処理アルゴリズムを最小の処理時間で実行をするためには,演算ノードをどの演算器に割当て,どのタイミングで行なわせるかという組合せ問題を解く必要がある.演算ノードが多くなると,組合せが爆発することから,最適解の探索は困難になる。そこで,最適設計問題に、分枝枝限定法や遺伝的アルゴリズムなどの組合せ問題の解法を適用すること、さらには探索空間を軽減するために、データ依存グラフのノードの割り当ての自由度を用いることについて研究を行った。
問題の枠組みとしては、リニアアレー構造を取り上げ、処理時間制約下におけるハードウェア量最小化問題、ハードウェア量制約化における処理時間最小化問題、処理時間制約下における消費電力最小化問題などをとりあげた。
その結果、16年度の研究においては、実際的な計算時間で最適解を探索するためには、データ依存グラフのノードの割り当ての自由度(モビリティ)を用いる方法が有効であることの可能性を得ていた。
17年度は、この可能性をシミュレーションするプログラムを開発した。これによると、数学的に保証できる最適解の探索はできないものの、ほぼこれに近い最適解を探索することができた。特に、総当り法や分枝限定法を用いると、演算ノード数の増加に伴う計算時間が膨大になる。しかしながら提案するモビリティを用いる計算方法の場合、指数関数的な計算時間の増加は抑えることができることを実験により、確認できた。