2006 Fiscal Year Annual Research Report
低電圧・低消費電力CMOSアナログ集積回路を用いた携帯機器のためのシステムLSI
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16560309
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| Research Institution | Chuo University |
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Principal Investigator |
高窪 統 中央大学, 理工学部, 教授 (90245796)
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| Keywords | 基準電圧発生回路 / 基準電流発生回路 / 低電圧アナログ回路 / 低消費電力アナログ回路 |
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| Research Abstract |
本研究は、低電圧駆動アナログ設計技術、低消費電力駆動アナログ設計技術、およびアナログシステムLSI自動化設計技術、の3つの要素技術の確立により達成できる。本年度は、低電圧駆動アナログ設計技術、低消費電力駆動アナログ設計技術の確立に関する研究を行った。
低電圧駆動アナログ技術に関しては、情報通信用アナログ回路を実現する際の要素回路である、掛け算回路、基準電圧発生回路、基準電流発生回路を0.18μmCMOSプロセスのもとで試作し信頼性の評価を行った。0.18μmCMOSプロセスのもとでは、既存のシミュレータで設計を行った場合に、温度の依存性および弱反転領域でのモデル化ならびに提供されるパラメータが不十分であり、信頼性の補償が困難であることが確認された。このため、研究の方向性を変更し、今年度の研究成果の公開は最小限にとどめ、独自にUT-MOST及びスマートSPICEの環境を構築するとともにMOSFETの特性を測定し、モデルパラメータの抽出を試みる実験を行った。予算の一部をスマートSPICEの購入経費として利用した。独自にMOSFETデバイスから抽出したパラメータを用いて、提案回路の信頼性の評価を行うことが今後の課題となる。さらに、弱反転領域での動作特性を検証するために、HiSIM等のデバイスモデルを利用した設計手法を検討して行く必要性もある。
低消費電力駆動アナログ設計技術に関しては、低リークMOSスイッチに関する信頼性の評価を行った。簡単な回路構成で、基盤バイアス効果を利用することにより、0.18μmプロセスで試作されたMOSスイッチにおけるリーク電流を大幅に低減できることが確認できた。今後の微細化プロセス下では、さらに効果的にリーク電流を低減できると考えられる。試作(VDEC)の遅延により公開に至っていない、評価結果を公開して行くことが今後の課題である。
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Research Products
(1 results)
