2017 Fiscal Year Research-status Report
超大規模集積回路の高速検証を可能にする論理エミュレータの研究・開発
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16K00077
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| Research Institution | Kumamoto University |
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Principal Investigator |
久我 守弘 熊本大学, 大学院先端科学研究部(工), 准教授 (80243989)
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| Project Period (FY) |
2016-04-01 – 2019-03-31
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| Keywords | FPGA / 論理エミュレータ / 回路分割 / 高速シリアル通信 |
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| Outline of Annual Research Achievements |
集積回路技術の向上により，SoCが実現できるようになった反面，実装するシステムの大規模化により設計検証に多大な時間がかかるようになってきた．集積回路の検証を行う際に用いるFPGA-based 論理エミュレータは広く用いられてきているものの，実装上の問題から動作速度が遅く，また複数FPGA への分割実装も容易でない．そこで，エミュレータの高速化および利便性の向上を目的として，高速シリアル通信を用いる新しいFPGA-based 論理エミュレータの研究・開発を行う．提案エミュレータは配線の仮想化により複数FPGA間の物理的端子数の制約から解放され高速化を図ることが可能になると共に，実装の際の回路分割についても容易になる特徴がある．
本年度は，昨年度に引き続きXilinx社製Kintex UltraScale FPGAであるXCKU040-2FFVA1156Eを使用したKCU105 Evaluation Kitボード2枚を使用し，ベンチマーク回路の分割実装による論理エミュレータの評価を行った．昨年度までの3 種類のVTRベンチマーク回路（fir_scu_rtl_restructured_for_cmm_exp, rs_decoder1およびmac2）に加えて，DES暗号・復号化回路の性能最適化版および面積最適化版の2つのベンチマーク回路を追加し，論理エミュレータとしての適用範囲を拡充させるための検討を行った．評価の結果，6Gbpsが1本のシリアル通信では5.73～11.70MHzでシミュレーション可能であることが分かった．またVertex UltraScale+デバイスであるXCVU13Pを用い32.75Gbpsで128本のシリアル通信が用意できる場合は29.97～45.02MHでの動作が見込めると予測することができた．なお，本成果については国際会議において発表した．
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
FPGAボード2枚を光ファイバで相互接続した複数FPGA環境において，本年度の評価により論理エミュレータの実現可能性を確認するとともに，従来よりも高速に論理エミュレーションが可能であることを確認できた．しかしながら，当初選定し購入したFPGAボードであるKCU105 Evaluation Kitボードは，FPGAが提供できる最大ラインレートを提供できない仕様であったこと，また動作の安定性に欠ける面があった．そのため，本年度の助成金によりAlpha Data社製のFPGAボードであるADM-PCIE-KU3を購入し，本ボードによる論理エミュレータの実装についても併せて検討を行った．その際，ギガビットトランシーバモジュールによる高速シリアル通信だけでなく，データリンク層に相当する機能を提供するハードウェアライブラリであるAuroraの利用についても検討を行った．Auroraはデータリンク層の中では比較的高レベルのモジュールであるため，通信オーバヘッドは大きいものの利用が容易である特徴を備えている．論理エミュレータへのAuroraの利用については以前検討を行ったことがあるが，FPGAの通信性能が以前と比較して改善されていることから再検討を行っている．本検討に関連して，火の国情報シンポジウムにおいて講演発表を行った．
なお，本年度は論理エミュレータの実装方法に関する研究に注力したため，エミュレーション回路の分割実装技術および検証支援ツールについては十分な検討を行うことができなかった．
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| Strategy for Future Research Activity |
本年度からの継続として，Alpha Data社製のFPGAボードであるADM-PCIE-KU3FPGAボードを利用した論理エミュレータの実現について更なる開発を進める．なお，本年度十分に取り組むことができなかった，分割実装技術および検証支援ツールの開発について，来年度は重点的に進める予定である．
（１）分割対象回路を大規模化した際でも対応可能な分割技術の開発：現在使用しているベンチマーク回路は大規模集積回路と比較するとまだまだ小さい部類である．さらに大規模な回路を対象としたエミュレーションの可能性について検証すると共に，大規模回路にも対応できる分割実装手法の洗練化が必要である．
（２）検証支援ツールの構築：本年度の評価では，一部手作業による回路分割を行うと共に，FPGAへの分割実装前に回路の等価性を確認するための機能シミュレーションを要している．これらの作業ステップを効率化するために，さらなる支援ツールの洗練化が必要である．
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| Causes of Carryover |
当初計画では助成金を使い切る予定であったが，購入物品や旅費の端数の関係で1,048円の残額が生じることとなった．千円程度であるため，当該研究を推進する上で有効に利用するためあえて繰り越しを行い，物品あるいは旅費として利用する予定である．
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