2007 Fiscal Year Annual Research Report
高度情報機器開発のための高性能並列シミュレーションシステム
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17300015
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| Research Institution | Kyoto University |
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Principal Investigator |
中島 浩 Kyoto University, 学術情報メディアセンター, 教授 (10243057)
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| Co-Investigator(Kenkyū-buntansha) |
津邑 公暁 名古屋工業大学, 工学研究科, 准教授 (00335233)
中田 尚 奈良先端科学技術大学院大学, 情報科学研究科, 助教 (00452524)
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| Keywords | シミュレーション工学 / 計算機システム / システムオンチップ / ハイパフォーマンス・コンピューティング |
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| Research Abstract |
最終年度の研究として、統合並列シミュレータ開発に向けた方式設計と、最悪割込遅延解析シミュレータの並列化および機能強化を行った。
(1)統合並列シミュレータ
統合並列シミュレータの方式として、時分割並列MPUシミュレータに計算再利用の機構を組み入れる方式について検討した。その結果、再利用の成功率の差異によって時分割した区間の計算負荷が予想以上に変動し、大きな負荷不均衡が生じることが明らかになった。そこで、再利用型シミュレーションにおける事前実行の過程で、再利用率に関する予測を行うことにより、区間長を調整する方法を今後検討することとした。
(2)最悪割込遅延解析シミュレータ
時分割並列MPUシミュレータと同様の考えに基づき、シミュレーション区間を時分割して並列化する方法を考案・実装した。この方法では、割込の挿入を伴うシミュレーションと、割込発生から十分に時間が経過した後のシミュレーションとでは、約20倍の速度差が生じることに基づき、この両者を合計した計算コストが均一になるように割込ポイントを複数の計算ノードに分散して並列化している。SPEC CPU95を用いて並列性能を評価した結果、8ノードのPCクラスタを用いて3〜9倍の速度向上が得られることが明らかになった。また単一の割込に関する最悪遅延解析の結果を利用して、複数の割込に関する最悪遅延を0(N^<3/2>logN)の手間で解析するアルゴリズムを設計した。
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