2017 Fiscal Year Annual Research Report
Development of next generation continuous readout DAQ for the ALICE GEM-TPC
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17H02903
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| Research Institution | Nagasaki Institute of Applied Science |
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Principal Investigator |
大山 健 長崎総合科学大学, 工学研究科, 教授 (10749047)
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| Co-Investigator(Kenkyū-buntansha) |
郡司 卓 東京大学, 大学院理学系研究科(理学部), 准教授 (10451832)
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| Project Period (FY) |
2017-04-01 – 2020-03-31
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| Keywords | 原子核実験 / 重イオン衝突実験 / データ収集系 / FPGA / HPC |
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| Outline of Annual Research Achievements |
CERN-LHC ALICE実験では、第三期高輝度LHC実験に向けて検出器及びデータ収集系の大幅な高度化を推進している。ALICEの主要トラッキング装置であるTPCでは、GEM増幅機構の導入によりゲーテイング・グリッドを廃止することで、不感時間ゼロの連続読出し型TPCの実現を目指している。
ALICEの次世代TPCが吐き出すデータは連続的に3TB/sを超え、この大容量データを高速に大規模並列に処理・圧縮するための技術開発が大きな課題である。そのために我々は新しい超高密度高帯域データ収集・即時粒子飛跡解析システムの開発を目的とし、必要となる最新要素技術の開発を実施した。
本研究が目指すシステムは、大規模FPGA、GPU、CPUから成る複合型計算システムであり、これらの要素を民生用PCI Express Gen3バスにより高速に結合する。FPGAは検出器データを広帯域で受けとめ、単純かつ大規模並列にそのデータに前処理を施す。本研究ではIntel/AlteraのArria10 FPGAを用い、FPGA一つあたり1600チャンネルのADC(10 bit,5MHz)データを即時処理する。FPGAで処理されたデータは、後段のGPU・CPUでイベント再構築処理にかけられ、最終的には凝縮されたトラック情報のみが永久保存される。これら全ての処理はオンラインで滞りなく行われなければならない。
本研究は特に、このシステムの最前に位置するFPGAによるデジタル信号処理に焦点をあてた。2017年度研究開始とともに国内および海外研究機関の研究員・大学院生で編成したプロジェクトチームを結成し、FPGAに実装すべき機能の策定、それらのモジュールへの切り分け、モジュール間インターフェースの策定を行い、VHDLによる実装に着手した。
また、プロジェクトの概要・進捗状況を、電子情報通信学会にて報告を行った。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本研究で開発するFPGAファームウェアを、実際のFPGAにダウンロードして動作確認および検出器シグナル処理の性能試験を行うために、現在CERN-LHCのALICE実験およびLHCb実験で共同開発しているCRUボード(同FPGAを搭載するPCI Expressボード)のプロトタイプを今年度内に入手する予定であった。しかし、FPGAの電源周辺の設計に問題があることがわかり、大幅に製造が遅れたため、入手を次年度に見送ることとなった。
一方、VHDLによるアルゴリズムの実装と、ModelSimを用いた論理シミュレーションによる試験は順調に進んだため、製造の遅れの問題は本研究計画の進捗にはとくに影響していない。特にシステム全体の構成設計、各モジュールのアルゴリズム実装等に関しては、当初の計画以上に順調に進んだと考えている。
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| Strategy for Future Research Activity |
次年度は、FPGAに搭載するデジタル信号処理モジュールをほぼ全て完成させ、それらを結合し、さらに詳細な回路部品、特に診断のための回路やパラメータ設定・保持回路、CPUやGPUへのインターフェース、検出器とのインターフェースを組み込み、全体として動作するファームウェアの初期バージョンを完成させる予定である。
次に、CRU-FPGAボードのプロトタイプを入手し、CERNにて実際に検出器と接続し、ファームウェアの実効性を確認する予定である。これらのテスト結果をもとに、不具合等を修正し、安定動作へと繋げる。
一方、幾つかのモジュールに関して、これまで実装したアルゴリズムよりもさらに高性能な実装方法があることが判明している。例えばFPGA一つが担当する1600チャンネルのADCには、全体に共通してコモン・モードノイズが混入するため、これを除去するモジュールを開発した。現状のアルゴリズムでは、200ns毎に全1600チャンネルのADCのうちシグナルのあるチャンネルを除外して残りのADCの平均値を計算している。これを、平均化の代わりに中央値を求めるアルゴリズムに変更することで、より精度が高いフィルタを実装できることがわかっている。また電子クラスタの発見アルゴリズムも、よりFPGAリソース使用料が少ない方式が見つかっている。こういった新しいアルゴリズムをVHDLにて実装していく予定である。
さらに、今後は後段のCPUのための解析コードと、FPGAをCPUから制御するためのデバイスドライバ等の開発等も平行して行う。粒子密度等が異なる多様な衝突事象に対して、全ての処理が物理結果に影響を与えることなく安定に行えることをシミュレーションによって確認することも予定している。
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