2017 Fiscal Year Annual Research Report
ビアスイッチを用いた再構成可能チップの設計時動作検証および製造後テスト手法の確立
Project/Area Number |
17J10008
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Research Institution | Osaka University |
Principal Investigator |
土井 龍太郎 大阪大学, 情報科学研究科, 特別研究員(DC1)
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Project Period (FY) |
2017-04-26 – 2020-03-31
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Keywords | ビアスイッチ / FPGA / クロスバー回路 / スニークパス対策 / 再構成可能LSI / 動作検証 |
Outline of Annual Research Achievements |
新ナノデバイスであるビアスイッチを再構成可能チップ(FPGA)のスイッチ回路に利用することで、従来FPGAと比較して動作速度や消費電力の大幅改善が期待される。ビアスイッチFPGAの実用化のためには設計時の動作検証技術および製造後のチップテスト技術の確立が不可欠である。平成29年度の研究では、主に設計時の動作検証として、ビアスイッチFPGAの回路構造に起因して発生する特有の現象であるスニークパス問題の発生条件について検討し、その対策技術を考案した。 ビアスイッチFPGAでは、縦方向と横方向の信号配線の交点にビアスイッチを配置したクロスバー回路によって信号のルーティングが実現される。クロスバー回路内のビアスイッチのオン・オフ状態を書き換えることで縦方向配線と横方向配線の接続・非接続状態の切り替えが可能である。通常、ビアスイッチを書き換える際は1個ずつスイッチにプログラミング信号を与え、順番にスイッチの状態を変更していく。しかし、複数のビアスイッチが同一の信号配線を共有するクロスバー回路の構造上、スイッチのオン・オフ状態によってはプログラミング信号が回り込むことで意図しないスイッチの書き換えが発生する可能性がある。この現象はスニークパス問題と呼ばれ、FPGAの正常な再構成を阻害する重大な問題であるため対策が必須である。 研究を進めることで、クロスバー回路内のビアスイッチを書き換える順番がスニークパス問題の有無に影響を与えるという新たな事実を発見した。そこで、スイッチの書き換え順の調整によってスニークパス問題の回避が可能であるかを検討した。スニークパス問題が発生する回路状況を精査し、それを踏まえてスニークパス問題を回避する書き換え順の決定アルゴリズムを考案した。提案手法によりループが存在しない実用上のすべてのコンフィギュレーションにおいてスニークパス問題が防止できることを明らかにした。
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Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
ビアスイッチFPGA内のクロスバー回路において発生するスニークパス問題は、FPGAの根本動作である再構成を阻害する重大な問題であり、ビアスイッチFPGAの実用化のためにその対策技術が不可欠である。研究の進展により、クロスバー回路内のビアスイッチの書き換え順序を調整することでスニークパス問題が回避できるという有益な新事実を発見し、書き換え順序を決定するアルゴリズムを考案した。提案手法により、既存の対策手法と比較して対応可能なコンフィギュレーション数が大幅に増加し、実用上すべてのコンフィギュレーションについてスニークパス問題なく正常な再構成を実現できるようになった。その他にも、SAT符号化や数学的帰納法を用いたスニークパス問題の検証にも取り組み、様々な観点からのアプローチで研究を進めた。これらの研究成果については、国際的に評価の高い論文誌や国内会議で発表し、また分野最高峰を含む複数の国際会議に投稿している。以上のように、良好な研究成果を挙げており、当初の計画以上に研究が進展している。
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Strategy for Future Research Activity |
ビアスイッチFPGAの実用化のために技術の確立が不可欠となっている製造後チップテスト技術の開発に取り組む。製造後のチップテストでは、ビアスイッチを含めたFPGA全体の故障の有無を検査することが目的となる。 本研究では、回路機能の変更が可能なFPGAの利点に着目し、再構成によってFPGA上にテスト用の回路を実現する組み込み自己テスト技術(BIST)を応用したビアスイッチFPGAに適するチップテスト技術を開発する。FPGAはCLBと呼ばれる再構成可能な単位回路をアレイ状に敷き詰めた規則的な構造を持つため、各CLBを被テスト回路とテスト用回路に分けて再構成し、FPGA自身に自らを検査させる。本研究では、被テスト回路とテスト用回路のCLBを各々どのような機能の回路に再構成すればよいか、またどのようなテスト信号を回路に流せばよいか等のテスト構成を具体的に決定する。その際、故障シミュレーション等で故障検出率を評価しながらビアスイッチFPGAに最適なテスト構成を明らかにする。 本研究では、ビアスイッチFPGAのチップテストに関する諸課題についても検討を進める。諸課題としては、ビアスイッチの書き換え可能回数の上限(約1000回)の制約、故障したビアスイッチを回避して動作させる設計、ビアスイッチの書き換え条件(プログラミング電流量・時間等)のテスト精度・時間への影響、従来回路でしばしば採用されるテスト容易化設計(スキャンFF等)の有効性等が挙げられる。 チップテスト技術は製造時のみならず、出荷後のユーザの手元においても適用が可能である。平成29年度に取り組んだ設計時の動作検証も合わせ、ビアスイッチFPGAの設計時、製造時、出荷後の全フェーズを網羅し、その動作を総合的に保証する技術を確立する。
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Research Products
(4 results)