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2006 Fiscal Year Annual Research Report

ナノスケール配線および回路のシグナル・インテグリティに関する研究

Research Project

Project/Area Number 18063008
Research InstitutionTokyo Institute of Technology

Principal Investigator

益 一哉  東京工業大学, 統合研究院, 教授 (20157192)

Co-Investigator(Kenkyū-buntansha) 佐藤 高史  東京工業大学, 統合研究院, 教授 (20431992)
岡田 健一  東京工業大学, 統合研究院, 助手 (70361772)
天川 修平  東京工業大学, 統合研究院, 助手 (40431994)
石田 光一  東京工業大学, 統合研究院, 助手 (30431993)
Keywordsナノ配線 / シグナルインテグリティ / インテグリティ / 揺らぎ / ばらつき
Research Abstract

2013年には最小加工寸法(ハーフピツチ、hpと称される)32nmで高性能信号処理チップではチップ面積(140mm2)上に15億個のトランジスタを集積(Integration)し、回路ブロック中では10GHz以上のクロック信号で動作させようとしている。LSI上の多層配線構造における信号伝送は、加工揺らぎや物理限界に起因するデバイスや配線などの特性揺らぎやばらつき、さらにはintegrationされたときの隣接配線間のCross Talk雑音などによってますます厳しくなっている。
本研究では、加工寸法で言えば32nm以降のナノスケールデバイスやナノ配線を集積化したときの、物理的な揺らぎの影響や多数の回路や配線を集積化したときに生じるクロストークなどの相互干渉の影響を定量的に評価、予測し、集積化設計技術として構築する。
具体的には、まずナノ金属及びカーポンナノチューブ(CNT)やウォール(CNW)の電気伝導、特に高周波(110GHz)信号伝搬特性を明らかにする。次に、ナノデバイス、ナノ配線を集積化したときの回路性能、回路特性揺らぎ、ジャングルのような長距離多層配線構造内における100GHzの周波数成分を有する信号伝送の揺らぎやクロストーク評価を行い、ナノデバイス集積におけるシグナルインテグリティ研究を行う。アウトプットとして、信号伝送モデルや揺らぎモデルとして提示し、ナノメータデバイス集積化指針の構築を目指す。
1.研究計画に沿って、ナノ金属及びCNT/CNWの信号伝搬評価とモデリングを行った。特に、高周波までの特性評価のために110GHzまでの高周波特性評価システムを立ち上げた。
2.また伝送距離が数百口mからcmに達するグローバル配線でのEb/No-BER特性やアイパターン特性評価を行った。さらに、金属配線、CNT配線、光配線を統一的に評価し得る性能指数(FoM : Figure of Merit)を定義し各配線の評価を行った。その結果、チップ内やチップ間のcm程度配線には伝送線路配線が最適であることを示した。

  • Research Products

    (8 results)

All 2007 2006

All Journal Article (8 results)

  • [Journal Article] Low-Loss Distributed Constant Passive Devices Using Wafer-Level Chip Scale Package Technology2007

    • Author(s)
      Hiroyuki Ito, Hideyuki Sugita, Kenichi Okada, Tatsuya Ito, Kazuhisa Itoi, Masakazu Sato, Ryozo Yamauchi, Kazuya Masu
    • Journal Title

      IEICE Transactions on Electronics Vol.E90-C No.3

      Pages: 641-643

  • [Journal Article] Statistical Modeling of a Via Distribution for Yield Estimation2006

    • Author(s)
      Takumi Uezono, Kenichi Okada, Kazuya Masu
    • Journal Title

      IEICE Transactions on Fundamentals of Electronics, Communications and Computer Science Vol.E89-A No.12

      Pages: 3579-3584

  • [Journal Article] On-Chip High-Q Variable Inductor Using Wafer-Level Chip-Scale Package Technology2006

    • Author(s)
      Kenicni Okada, Hirotaka Sugawara, Hiroyuki Ito, Kazuhisa Itoi, Masakazu Sato, Hiroshi Abe, Tatsuya Ito, Kazuya Masu
    • Journal Title

      IEEE Transactions on Electron Devices Vol.53, No.9

      Pages: 2401-2406

  • [Journal Article] Improvement of the Variable Ratio of On-Chip Variable Inductors Using Side Shield2006

    • Author(s)
      Tackya Yammouch, Hirotaka Sugawara, Kenichi Okada, Kazuya Masu
    • Journal Title

      Japanese Journal of Applied Physics Vol.45, No.7

      Pages: 5720-5723

  • [Journal Article] RF Passive Components Using Metal Line on Si CMOS2006

    • Author(s)
      Kazuya Masu, Kenichi Okada, Hiroyuki Ito
    • Journal Title

      IEICE Transactions on Electronics Vol.E89-C, No.6

      Pages: 681-691

  • [Journal Article] リコンフィギュラブルRF CMOS 無線集積回路技術に向けた広帯域電圧制御発振器2006

    • Author(s)
      岡田 健一, 吉原 義昭, 菅原 弘雄, 益 一哉
    • Journal Title

      電子情報通信学会論文誌 Vol.J89-C, No.7

      Pages: 499-507

  • [Journal Article] Zero-Crosstalk Bus Line Structure for Global Interconnects in Si ULSI2006

    • Author(s)
      Makoto Kimura, Hiroyuki Ito, Hideyuki Sugita, Kenichi Okada, Kazuya Masu
    • Journal Title

      Japanese Journal of Applied Physics Vol.45, No.6A

      Pages: 4977-4981

  • [Journal Article] Optimization Methodology of Layer Numbers with Circuit/Process Co-Design2006

    • Author(s)
      Takanori Kyogoku, Junpei Inoue, Hidenari Nakashima, Takumi Uezono, Kenichi Okada, Kazuya Masu
    • Journal Title

      Japanese Journal of Applied Physics Vol.45, No.4A

      Pages: 2476-2480

URL: 

Published: 2008-05-08   Modified: 2016-04-21  

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