| Research Abstract |
最終年度にあたる今年度は,昨年度考案したテスト技術の妥当性・適用性を詳細に評価した.
まず,試作した評価チップを用いて放射線照射試験を行ない,考案テスト技術の妥当性を評価した.実験の結果,次の二つの内容を実証することができた.回路中に配置した各フリップフロップそれぞれについてソフトエラー率を評価できること,そして,エラー要因であるSEUとSETがそれぞれどれだけ寄与しているかを分離して評価できることである.すなわち,「どこで,どの位,どのメカニズムで,ソフトエラーが起きているのかを評価しなければいけない」という課題を解決できることを実証した.
次に,考案したテスト技術の適用性を評価した.すなわち,その技術を用いて各種組み合わせ論理回路を設計することが現実的に可能であるかどうかを評価した.まず,本テスト技術のために考案したソフトエラー評価機能を持つスキャンフリップフロップについて,その実装面積や消費電力を単体レベルで評価した.その結果,同一プロセスで作成した通常のスキャンフリップフロップと比較して,29%面積が増加,5%遅延時間が増加,17%消費電力が増加する程度で済むことがわかった.更に,ITC'99ベンチマーク回路を実際に設計して,チップ全体に対する影響を評価した.その結果,本テスト技術の導入の影響はさらに小さく,面積増加率ですら16%程度で済むことがわかった.よって,提案テスト技術を用いた回路設計は現実的に可能であると判断した.
以上をまとめ,組み合わせ論理回路のソフトエラー評価を可能とするLSIテスト技術を確立したと結論した.
なお,最終的に,デバイスシミュレーションによる検証は必要ないと判断できたので実施しなかったが,その検証に向けて進めていたSETパルスの高速な波形推定法の研究において,精度を向上させる方法を提案できたことを付け加えておきたい.
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