2019 Fiscal Year Annual Research Report
Stacking methods with chip bridges for a building block computing system
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18H03215
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| Research Institution | Keio University |
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Principal Investigator |
天野 英晴 慶應義塾大学, 理工学部(矢上), 教授 (60175932)
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| Co-Investigator(Kenkyū-buntansha) |
並木 美太郎 東京農工大学, 工学(系)研究科(研究院), 教授 (10208077)
中村 宏 東京大学, 大学院情報理工学系研究科, 教授 (20212102)
宇佐美 公良 芝浦工業大学, 工学部, 教授 (20365547)
近藤 正章 東京大学, 大学院情報理工学系研究科, 准教授 (30376660)
鯉渕 道紘 国立情報学研究所, アーキテクチャ科学研究系, 准教授 (40413926)
黒田 忠広 慶應義塾大学, 理工学部(矢上), 教授 (50327681)
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| Project Period (FY) |
2018-04-01 – 2021-03-31
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| Keywords | 計算機システム / チップ積層 / ワイヤレスチップ間通信 |
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| Outline of Annual Research Achievements |
TCI IPの特性を測定するために実装したTCI Testerを2枚積層し、TCI IP自体の特性を測定した。これにより、①TCI IPに対しての送信側電源、受信側電源のIRドロップにより、コイルの位置により特性が違ってくること、②ルネサス65nmプロセスの電気的特性がシミュレーションとかなり違っていることがわかった。次に、今までに実装したチップとの間でテスト用の積層ボードを実装した。粗粒度リコンフィギャラブルプロセッサCCSOTB2、積層チップ用共有メモリチップで、ツインタワー積層を可能にするSMTT、キーバリューストア用アクセラレータKVSチップの三種類である。TCI Tester同士の特性の結果を踏まえ、これらのチップのTCIについて実機測定を行った結果、TCI Tester+CCSOTB2については上方向、下方向共に動作することが確認できた。TCI Tester＋SMTTは下方向のみの動作が確認でき、上方向は現在調整中である。KVSチップは単体の動作が確認できたが、TCIの転送は未着手である。これらの結果により、様々な形にチップを積層した際に、どのような電源メッシュが必要か、また積層する際の制限についても様々な知見が得られた。
一方、既に2018年度動作が確認されたGeyserTT+SNACCに関しては、実機動作とシミュレーションを組み合わせた評価環境を構築して、実アプリケーションに基づく性能、電力の評価を行った。また、実装を踏まえた積層手法についての理論的な研究を行い、この分野の難関国際学会DACに採録された。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本研究では、チップ間無線通信TCI（Through Chip Interface)技術を用いて様々なチップ間積層手法を構築することが目的である。現状では、単純な積層であっても、上方向と下方向の動作条件が異なり、上方向が設計値よりも動作周波数が低い問題点が発見された。本年度はこの原因の探求のため、開発したチップを積層して、様々な状態のTCI IPを実機テストした。この結果、現在のTCI IPがIP自体が問題というよりも、IPの組み込み方に問題があるのではないかとの結論に至った。現在のTCIの積層手法は、チップをずらして積層することにより、ボンディング領域を確保することから、電源の位置がチップの1辺に限定される。この供給点からの距離が異なるため、電源から離れた位置にあるコイルの性能が落ちてしまう。これにルネサスのプロセス変更によりトランジスタの性能が設計時に比べ、低くなってしまったことが問題であった。このことを各種類のチップで確認し、GeyserTT、SNACC、CMASOTB2の三種類は双方向の稼働に成功させた。また、これにより安定に積層するための位置関係、電源メッシュの構築法についての知見が得られた。この知見からチップ積層手法についての条件を導き、研究目標を達成することが期待できる。2年目としては、期待した方向性とは異なるものの順調に研究が進んでいると考える。さらに、実機に基づく理論的な研究は進んでおり、Design Automation関連のトップコンファレンスのDACに採択されている。また自動チューニングの研究は国際学会McSOCでBest Paper Awardを受賞している。
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| Strategy for Future Research Activity |
2020年度は最終年度であり、TCI Testerを用いて残りの2チップの動作条件を詳細に実測する予定である。実はこの工程は3月に行う予定であったが、コロナウィルスの影響で研究室への立ち入りが制限され、実験装置を動かすことができず、現在もこの状態が続いている。特にTCI TesterとSMTTの転送試験は片方に成功して片方を調整中という中途半端な状態である。入構が可能になり次第、このテストとKVSチップのテストを行い、現在まで実装した全てのチップのTCIの特性についての調査を終了したい。さらに、現在のルネサス65nmプロセスは、トランジスタの性能がシミュレーションと乖離しており、設計値よりも低すぎること、VDECでの利用を終了することから、富士通三重の50nmに移植を行いたい。さらに、これのIPを用いて、今回の知見を利用したTEGチップを作成して、チップを用いた複雑な形態な積層を行うための条件、可能性、可能な構成について導き出す予定である。さらに、本研究で稼働に成功した各種チップを用いて様々なシステムを構築した場合の性能予測、アプリケーション開発を行う。
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