2019 Fiscal Year Research-status Report
積層チップ間の故障テスト用信号生成・供給回路設計手法の開発
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18K11218
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| Research Institution | The University of Tokushima |
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Principal Investigator |
四柳 浩之 徳島大学, 大学院社会産業理工学研究部(理工学域), 准教授 (90304550)
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| Project Period (FY) |
2018-04-01 – 2021-03-31
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| Keywords | ディペンダブルコンピューティング / VLSIのテスト技術 / VLSIの検査容易化設計 / 故障検出 / ３次元積層IC |
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| Outline of Annual Research Achievements |
本研究では，ICチップ積層時のチップ間接続における信号遷移に異常が現れる故障および劣化の検出を行い，かつ，各チップのテスト用信号の供給に関して，チップ間接続で起こる遅延の差異を考慮する制御信号生成・供給回路の設計手法の開発を目的としている。令和元年度は，主に次の４項目についての研究について成果発表を行った。１．遅延故障検査容易化回路内の遅延付加ゲートセルの改良を行った。改良した遅延付加ゲートセルにおいては，立上り遅延と立下り遅延の差が少ないパストランジスタベースのXNORゲートを利用するとともに，テストモード選択に要するトランジスタ数の少ない構成とした。このゲートセルを含む検査容易化設計を施したICを試作，測定し，従来使用していた遅延付加ゲートセルより遅延分解能の向上および遷移依存の遅延分解能の差が小さいという結果が得られた。２．外部からのテスト用信号供給について，マイコンと試作ICを用いた信号遅延監視システムの検討を行なった。提案した検査容易化設計の制御信号をマイコンから供給し，実装基板上で遅延測定することで劣化検知などの目的に応用可能と考えられる。３．検査容易化回路を用いて供給するテストパターンおよびそのテストパターンにより観測が必要な検査対象経路の組合せを，同一パターンで複数経路の観測を行うことを考慮して求める手法を提案した。同時測定可能な検査対象経路の選択には遅延のばらつきも考慮して決定し，検査時間の短縮に有効である。４．遅延故障検査容易化回路内部の遅延付加ゲートおよび遅延付加ゲート間配線による付加遅延量の差を抑えるために，レイアウト設計時の配置配線について検討・改良を行った。遅延付加ゲートのスタンダードセル化と配置配線制約の付加の２種により，セル内の遅延差とセル間の遅延差を抑える設計手法を提案した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
研究の目的として挙げた各項目に関して，いずれもおおむね順調に進展していると考えている。現時点で開発・検討中の研究課題の進捗状況として，「遅延故障検査容易化回路・制御信号供給回路における特性ばらつきの補正の検討」に関しては，試作ICの測定により改良した遅延付加ゲートの効果について検証を進めている。また，提案回路を含んだシリコン貫通ビアを用いた３次元積層ICの試作を行っている。「テスト用の制御信号タイミングを考慮する制御信号生成・供給回路の設計」については，積層チップ間でクロック信号供給する際にクロックタイミングを調整可能な回路構成について設計およびシミュレーションによる検討を行っている。また，検査対象のダイのみに制御信号を供給し，他のダイへの制御信号をバイパスして検査時間の短縮を行う制御信号供給回路の設計を行っている。「センサ回路とロジック回路の積層テストへの提案回路の応用・改良」に関しては，センサ回路からの入力信号を想定した近似計算回路を積層する場合の検査対象経路の選択などについて検討中である。また，提案の遅延故障検査容易化回路のテスト時間短縮のための検査対象経路選択についても引き続き検討を行なっている。
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| Strategy for Future Research Activity |
今後の研究の推進方策として，「遅延故障検査容易化回路・制御信号供給回路における特性ばらつきの補正の検討」に関しては，遅延ばらつきの補正を行うための測定手法の検討を進める。また，チップ積層した試作ICを完成させ，TSVを経由した実際の遷移信号の観測による特性ばらつきの調査を行う予定である。「テスト用の制御信号タイミングを考慮する制御信号生成・供給回路の設計」に関しては，IC内部のクロック生成回路と積層チップ間の遷移信号の供給に関する回路構成について研究を進める予定である。「センサ回路とロジック回路の積層テストへの提案回路の応用・改良」に関しては，他の遅延観測回路の積層チップ間検査への適用について引き続き評価・検討を行い，ダイ間の制御・観測手法について研究を進める予定である。
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| Causes of Carryover |
理由：3月開催の学会において研究発表を予定していたが，中止となったため旅費に未使用額が生じた。
使用計画：学会発表の参加費・旅費に充当する予定である。
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Research Products
(6 results)
