2009 Fiscal Year Annual Research Report
動的再構成技術に基づく4次元FPGAアーキテクチャの研究
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20700043
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| Research Institution | Tohoku University |
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Principal Investigator |
宮本 直人 Tohoku University, 未来科学技術共同研究センター, 助教 (60400462)
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| Keywords | 電子デバイス・機器 / Field Programmable Gate Array / 三次元積層 / 動的再構成 |
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| Research Abstract |
今日の高度情報社会ではLSIの用途が多様化し、多種多用な品種を短期間に少量生産することが要求される。設計現場でアプリケーションに応じて個別にカスタマイズ可能なFPGAは期待が大きい。FPGAの性能と規模の向上のために、System-In-Package(SiP)を用いた3次元積層化が提案されている。本研究では、これらの3次元FPGA積層技術と動的再構成技術を組み合わせることにより、新しい4次元(3次元空間+時間)FPGAの基礎を確立した。
1.バーチャル配線の開発
マルチコンテクストFPGA上の異なるコンテクストに配置された論理素子間を結ぶ配線をバーチャル配線と呼ぶ。積層数が少ない3次元FPGAの配線遅延は2次元FPGAのそれと殆ど変わらないことがわかった。一方、バーチャル配線の高速通信を実現するシフトレジスタ型TCM (Temporal Communication Module)は4次元FPGAでも有効に機能することを回路シミュレーションで確認した。
2.4次元FPGAの配置配線CADの開発
本研究ではTronto大学のVPRを基に新しい4次元配置配線CADを作成し評価した。ISCASベンチマーク回路の配置配線結果から、従来は50%程度のところが4次元FPGAでは80%以上の配置効率となり、高密度な4次元FPGAを実現できることを示した。一方、VPRを基に作られた4次元配置配線CADはSimulated Annealing法を用いるため、大規模回路の配置配線には非常に長い時間が必要であることが判明した。今後、KL-FM法等のよりGreedyでHeuristicなアルゴリズムが必要である。
3.4次元積層FPGAアーキテクチャの検討
TSMC社65nm・10層配線プロセスを4層積層化した場合、同一論理密度で配線総数と総シリコン面積を約1/2にできることがわかった。
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