2020 Fiscal Year Annual Research Report
Tbit/s High Speed Forwarding for a Clustered NDN Router
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20H04176
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| Research Institution | Osaka University |
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Principal Investigator |
長谷川 亨 大阪大学, 情報科学研究科, 教授 (70576264)
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| Co-Investigator(Kenkyū-buntansha) |
小泉 佑揮 大阪大学, 情報科学研究科, 准教授 (50552072)
河辺 義信 愛知工業大学, 情報科学部, 教授 (80396184)
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| Project Period (FY) |
2020-04-01 – 2023-03-31
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| Keywords | 情報指向ネットワーキング / ルータ / キャッシュ / パケットフォワーディング |
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| Outline of Annual Research Achievements |
（１）テラビット/秒のパケット転送を実現するためのクラスタ型NDNルータに対して、フロー状態と宛先情報(具体的には、Forwarding Information Base:FIB)を、P4スイッチとPCサーバで共用する手法を開発し、開発した手法に基づいてルータアーキテクチャを設計した。基本部分をP4プログラムとして開発して、P4スイッチの1つのパイプラインを用いて500ギガビット/秒のパケット転送速度を実現した。この結果、１テラビット/秒のパケット転送のめどをつけた。
（２）P4スイッチから複数のPCサーバへパケットを均等に割り当てるシャーディング方式を開発した。方式では、フロントエンドキャッシュの考え方を応用し、高人気のパケットは受信したPCサーバでキャッシュ処理をし、それ以外のパケットは均等に他のPCサーバに割り当てる。解析ならびにシミュレーションを実施し、コンテンツの人気度がジフ分布に基づく受信パケットを、均等に割り当てることを検証した。この成果については、IEEEジャーナルAccessに発表した。
（３）PCサーバでの高速なNDNパケット転送に対して、パケット転送に用いるFIBなどのデータ構造をDRAMからプリフェチする手法を設計した。設計した手法を用いて、NDNのパケット転送ソフトウェアを実装し、1台のPCサーバで40ギガビット/秒のパケット転送速度を実現した。研究成果は論文誌Computer Networksに発表した。
（４）同一のフローに属するパケットが異なるCPUコアで処理した場合のフロー状態の一貫性について検討し、楽観的な排他制御を行っても、NDNプロトコルの回復処理で、フロー状態の一貫性を保てることをシミュレーションにより確認した。さらに、プロトコルの分散実装の正しさの検証に向けて、トレース包含の検証を補助するツールの基礎検討を行った。
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
1年目の目標であったルータアーキテクチャの設計を完了するだけでなく、基本部分のプロトタイプ実装によるテラビット/秒のパケット転送速度のめどをつけることできた。さらに、2年目の目標の一部であったパケット破棄の回避手法についても設計を完了した。このように、1年目の計画を完了するとともに、2年目の計画の一部を実施した。
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| Strategy for Future Research Activity |
研究は当初の予定通り、進捗しており、令和３年度は各研究項目において、以下の通り、研究を進める。
（１）ルータアーキテクチャに基づいて、NDNプロトコル全体をP4プログラムとして実装する。具体的には、可変長の名前のサポートや複数のパイプライン間での負荷分散手法の設計ならびに実装を行う。さらに、1テラビット/秒の転送速度を検証するために、P4スイッチを活用した送信ならびに受信用のテスタを実装する。テスタでは、P4スイッチのパイプラインのループ機能とマルチキャスト機能を活用して、1テラビット/秒の送信、ならびに受信速度を実現する。
（２）ルータアーキテクチャについて、現状では10万個の宛先を対象としているが、100万個の宛先を対象となるように、FIBならびにフロー状態を保存するPending Interest Table (PIT)のデータ構造の見直しを行う。FIBについては、学習型インデクスの活用を検討し、第一ステップとしてIPアドレスの最長プレフィクス一致を対象として、設計とプロトタイプ実装によるメモリ量の削減効果を検証する。
（３）パケット転送に加えて、キャッシュ機能の実装に向けて、複数のキャッシュへのパケットの負荷分散と読み書きの手法について、テラビット/秒を実現するための課題を抽出する。さらにキャッシュアドミッションなどのアルゴリズムの、P4プログラムでの実装手法を検討する。
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