2012 Fiscal Year Annual Research Report
Ｔｒｕｅ Ｓｃａｌａｂｌｅ Ｓｉ ＣＭＯＳ ＬＳＩの研究
| Project/Area Number |
21246056
|
|---|
| Research Institution | Tokyo Institute of Technology |
|---|
Principal Investigator |
益 一哉 東京工業大学, ソリューション研究機構, 教授 (20157192)
|
|---|
| Project Period (FY) |
2009-05-11 – 2013-03-31
|
| Keywords | 集積回路 / CMOS / スケーリング / シリコン |
|---|
| Research Abstract |
Si CMOS集積回路I高性能化の指針は、スケーリング則を唯一絶対の指導原理として微細化し、高性能化、低消費電力化し、さらにチップ面積も低減させ低コスト化することである。再認識すべきは、『スケーリングの本質』は技術的側面としての「性能向上」と経済的側面である「チップ面積低減による低コスト化」を両立であり、だからこそ産業として成長かつ進化し、現代社会の頭脳と神経としてのハードウエアとしてなくてはならぬものとなってきた点である。しかし、最小加工寸法が100nmを切るようになってきた現在、材料、プロセス、インテグレーション、回路、設計、システム、製造コストのすべてにおいて困難な課題が山積みであり、単に微細化しただけでは性能向上が期待できず、かつ産業的なメリットもないという状況にある。科学技術立国を目指すわが国が、基礎から応用までのすべての分野の英知を集め、性能と経済性の両方が向上する『真のスケーリング：True Scaling』を将来にわたって追求できる技術を世界に先駈けて開発しなければならない。本研究は、「回路・システム・アーキテクチャ」の視点から、True Scaling技術を構築する。解決すべき課題としての配線遅延問題の明確化とその解決手段を開拓する。解決手段としては、デジタル集積回路におけるローカル配線やグローバル配線レベルでの信号多重や伝送線路配線回路技術の開発を進め、特に最終年度ではスケーラビリティを有するアナログ高速信号処理回路開発に取り組んだ。65nmや45nm CMOS回路試作を通じて、技術世代進展に伴って性能向上が確保され、且つ面積縮小に伴う低コスト化も保証可能なスケーラビリティを有する回路開発に成功した。
|
| Current Status of Research Progress |
Reason
24年度が最終年度であるため、記入しない。
|
| Strategy for Future Research Activity |
24年度が最終年度であるため、記入しない。
|
Research Products
(12 results)
