2009 Fiscal Year Annual Research Report
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21300012
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| Research Institution | Osaka University |
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Principal Investigator |
高橋 篤司 Osaka University, 工学研究科, 准教授 (30236260)
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| Keywords | 同期回路 / 耐遅延変動特性 / 遅延分布 / 一般同期方式 / 故障検出回復方式 / 動的遅延解析 / クロック / 実効クロック周期 |
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| Research Abstract |
性能とともに信頼性を従来よりも格段に向上させた集積回路を設計,製造するための設計方法論を確立するため,タイミングエラーの発生確率をより正確に高速に見積もる手法の開発,および大域的クロックを用いた一般同期方式において,遅延故障検出・故障回復機能の効果的な実現方法の検討が求められている.タイミングエラーの発生確率の見積り手法の開発のため,小規模な回路において,すべての入力信号ベクトル対を用いた回路シミュレーションによる動的遅延解析により,回路遅延の分布を求め,同一処理を行う最大遅延が等しい回路においても,回路構造により回路遅延の分布が大きく異なることを確認した.回路の構造と遅延分布との関係を精査することで,大規模な回路に対する高速見積り手法の開発のための指針を得た.また,遅延故障検出・故障回復機能の効果的な実現に向け,フリップフロップを2重化し,それぞれ必ずしも正しい値を取り込まない早いタイミング,正しい値が取り込まれることが保証される遅いタイミングで動作させ,2つのフリップフロップの保持値が一致している場合には,タイミングエラーは発生していないと判断し,早いタイミングのフリップフロップの保持値を用いて通常動作を続け,異なる場合にはタイミングエラーが発生したと判断し,通常動作を中断し故障回復動作に移る方式を外部回路を含めVerilog言語により回路記述し,回路が正常に処理を行うこと,および,回路性能の指標となる実効クロック周期は適切にクロック周期を設定することで従来方式よりも向上することを回路シミュレーションにより確認した.
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