2012 Fiscal Year Annual Research Report
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21300012
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
高橋 篤司 東京工業大学, 理工学研究科, 准教授 (30236260)
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| Project Period (FY) |
2009-04-01 – 2013-03-31
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| Keywords | 同期回路 / 耐遅延変動特性 / 遅延エラー検出回復方式 / 可変レイテンシ回路 / 実効クロック周期 / 一般同期方式 / クロック |
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| Research Abstract |
本研究は，性能とともに信頼性を従来よりも格段に向上させた集積回路を設計，製造するための設計方法論を確立することを目的とし，様々な設計技術を開発するとともに，それらを活用し遅延エラー検出回復方式に基づき可変レイテンシ化した一般同期回路を合成した．回路を可変レイテンシ化した場合の回路性能を実効クロック周期などで評価するためには，回路の最大遅延，最小遅延などとともに回路の遅延分布を動的遅延の変化などを考慮してより正確に求めなければならない．回路の遅延分布をできる限り精度を保ちつつ，より高速に得るための遅延分布見積もり手法を開発し，その性能を確認した．可変レイテンシ化により性能が向上する回路は，従来とは異なる指針で合成しなければならないが，可変レイテンシ化した場合に高性能となる回路修正法を開発するための指針を，同一の関数を実現する様々な回路の可変レイテンシ化した場合の性能および性能向上率などを評価することで得た．また，加算器や乗算器に遅延エラー検出回復機構を付加し可変レイテンシ回路としてFPGA上に実現し，その性能を回路シミュレーション，FPGAを用いたシミュレーション等により評価した．今後，性能とともに信頼性を従来よりも格段に向上させた遅延エラー検出回復方式に基づく可変レイテンシ回路を効率良く実現するための研究開発を続けるとともに，得られた研究成果を用いて高性能高信頼性集積回路を合成するために活用する．
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| Current Status of Research Progress |
Reason
24年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
24年度が最終年度であるため、記入しない。
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